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SSI组合逻辑电路设计 班级：自动化1101 姓名：祝雷雷 学号：U201113523 实验目的 了解用可编程逻辑器件实现逻辑电路的方法，掌握原理图的输入方法以 及编译、仿真和下载的过程。 掌握用SSI(小规模数字集成电路)实现简单组合逻辑电路的方法。 熟悉用Verilog HDL描述组合逻辑电路的方法，以及EDA仿真技术。 实验器件 DE0开发板、计算机、Quartus Ⅱ集成环境、可编程器件试验板及专用的在系统编程电缆。 预习要求 按设计步骤，根据要求设计实验内容的逻辑电路图或用Verilog HDL描 述相应逻辑电路。 在Quartus Ⅱ集成环境下用计算机仿真试验内容的逻辑电路。 实验说明 组合逻辑电路设计流程 先根据实际的逻辑问题进行逻辑抽象，定义逻辑装态的含义，在按照给定事件因果关系列出逻辑真值表。然后用卡诺图或代数法化简，求出最简逻辑表达式。最后用给定的器件实现简化后的逻辑表达式，画出逻辑电路图。 2、2线-4线译码器 2线-4线译码器是能将2位的二进制代码转换成与之一一对应的有效信号，具有2个输入端，4个输出端和1个使能端的唯一地址译码器。 2个输入端变量 、 共有4种不同的状态组合，4个输出信号 输出低电平有效，其真值表如下图所示。 输入 输出 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 1 0 0 0 1 0 0 1 1 0 0 0 1 使能控制端 ，当 为1时，无论 、 为任何状态，输出全为0，译码器处于非工作状态；当 为0时，对于 、 的某种状态组合，其中只有一个输出量为1，其余各输出量均为0。其各输出端的逻辑表达式如下。 根据逻辑表达式画出电路图。 用Verilog HDL描述逻辑电路图如下。 3、大小比较器 1位数值比较器能判断1位二进制数 、 的大小，它们只能取0或1两种值。用 、 、 分别表示 、 、 三种状态，得到其真值表如下图。 输入 输出 0 0 0 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 由真值表画出卡诺图，得到其逻辑表达式如下。 根据逻辑表达式画出电路图 用Verilog HDL描述逻辑电路图如下。 4、全加器/全减器 控制变量 时，电路实现加法运算；控制变量 时，电路实现积减法运算。输入变量 、 ，低位进位变量( 时低位借位变量) ，输出变量 ，高位进位变量( 时为高位借位变量 )，其真值表如下。 输入 输出 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 0 0 1 0 0 1 1 1 1 0 1 0 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 1 0 0 0 1 1 1 1 1 1 根据其真值表写出逻辑表达式 根据逻辑表达式画出电路图。 用Verilog HDL描述逻辑电路图如下。 5、求反加1 求反加1对应输入的4位二进制数 、 、 、 连接至数据开关，输出 、 、 、 连接至发光二极管，对其输入进行求反加1，给定不同的输入数据，记录二极管发光状态。1表示发光及输入端高电平，得到其真值表如下。  输入 输出 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 0 0 1 0 1 1 1 0 0 0 1 1 1 1 0 1 0 1 0 0 1 1 0 0 0 1 0 1 1 0 1 1 0 1 1 0 1 0 1 0 0 1 1 1 1 0 0 1 1 0 0 0 1 0 0 0 1 0 0 1 0 1 1 1 1 0 1 0 0 1 1 0 1 0 1 1 0 1 0 1 1 1 0 0 0 1 0 0 1 1 0 1 0 0 1 1 1 1 1 0 0 0 1 0 1 1 1 1 0 0 0 1 根据真值表写出逻辑表达式 根据逻辑表达式画出电路图 用Verilog HDL描述逻辑电路图如下。 6、数据选择器 、 为数据选择控制端， 、 、 为数据输入端。 、 均为低电平时，输出低电平0；仅 为高电平1时，输出 与 一致；仅 为高电平1时，输出 与 一致； 、 均为高电平1时，输出 与 一致，得到如下真值表。 输入 输出 0 0 0 0 1 1 0 1 1 根据真值表写出逻辑表达式 根据逻辑表达式画出电路图  用Verilog