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FPGA三类配置下载方式 2009-07-05 08:48 FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式 可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外 设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。 如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与 PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的 关键问题。如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP 的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于 FPGA前所未有的性能和能力水平而带来的新的设计挑战。 例如，领先FPGA厂商Xilinx最近推出的Virtex-5系列采用65nm工艺，可 提供高达33万个逻辑单元、1,200个I/O和大量硬IP块。超大容量和密度使复 杂的布线变得更加不可预测，由此带来更严重的时序收敛问题。此外，针对不同 应用而集成的更多数量的逻辑功能、DSP、嵌入式处理和接口模块，也让时钟管 理和电压分配问题变得更加困难。 幸运地是，FPGA厂商、EDA工具供应商正在通力合作解决65nm FPGA独特的 设计挑战。不久以前，Synplicity与Xilinx宣布成立超大容量时序收敛联合工 作小组，旨在最大程度帮助地系统设计工程师以更快、更高效的方式应用65nm FPGA器件。设计软件供应商Magma推出的综合工具Blast FPGA能帮助建立优化 的布局，加快时序的收敛 1.FPGA器件有三类配置下载方式：主动配置方式（AS）和被动配置方式（PS） 和最常用的(JTAG)配置方式。 AS由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，EPCS 系列.如EPCS1,EPCS4配置器件专供AS模式，目前只支持 Cyclone系列。使用 Altera串行配置器件来完成。Cyclone期间处于主动地位，配置期间处于从属地 位。配置数据通过DATA0引脚送入 FPGA。配置数据被同步在DCLK输入上，1个 时钟周期传送1位数据。(见附图) PS则由外部计算机或控制器控制配置过程。通过加强型配置器件（EPC16，EPC8， EPC4）等配置器件来完成，在PS配置期间，配置数据从外部储存部件，通过DATA0 引脚送入FPGA。配置数据在DCLK上升沿锁存，1个时钟周期传送1位数据。(见 附图) JTAG接口是一个业界标准,主要用于芯片测试等功能,使用IEEE Std 1149.1联 合边界扫描接口引脚，支持JAM STAPL标准，可以使用Altera下载电缆或主控 器来完成。 FPGA在正常工作时，它的配置数据存储在SRAM中，加电时须重新下载。在实验 系统中，通常用计算机或控制器进行调试，因此可以使用PS。在实用系统中， 多数情况下必须由FPGA主动引导配置操作过程，这时FPGA将主动从外围专用存 储芯片中获得配置数据，而此芯片中fpga配置信息是用普通编程器将设计所得 的pof格式的文件烧录进去。 专用配置器件：epc型号的存储器 常用配置器件：epc2,epc1,epc4,epc8,epc1441(现在好象已经被逐步淘汰了)等 对于cyclone cycloneII系列器件,ALTERA还提供了针对AS方式的配置器 件,EPCS系列.如EPCS1,EPCS4配置器件也是串行配置的.注意,他们只适用于 cyclone系列. 除了AS和PS等单BIT配置外，现在的一些器件已经支持PPS，FPS等一些并行 配置方式，提升配置了配置速度。当然所外挂的电路也和PS有一些区别。还有 处理器配置比如JRUNNER 等等，如果需要再baidu吧，至少不下十种。比如Altera 公司的配置方式主要有Passive Serial(PS),Active Serial(AS),Fast Passive Parallel(FPP),Passive Parallel Synchronous(PPS),Passive Parallel Asynchronous(PPA),Passive Serial Asynchronous(PSA),JTAG等七种配置方 式，其中Cyclone支持的配置方式有PS，AS，JTAG三种. 2 对FPGA芯片的配置中，可以采用AS模式的方法，如果采用EPCS的芯片，通 过一条下载线进行烧写的话，那么开始的nCONFIG,nSTATUS应该上拉，要是考