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正弦信号发生器 一、顶层VHDL文件设计 (一)设计ROM初始化数据文件 初始化数据文件格式有2种：Memory Initialization File (.mif)格式文件， 或Hexadecimal (IntelFonnat) File (.hex)格式。以下以64点正弦波形数据为例分 别说明： 建立?mif格式文件。首先选择ROM数据文件编辑窗，即在File菜单中选 择New”，并在 New 窗中选择“Other filesv项，并选uMemory Initialization File”, 点击OK后产生ROM数据文件大小选择窗。这里采用64点8位数据的情况， 可选ROM的数据数Number为64,数据宽Word size取8位。点击“OK”,将 出现如图3-12的空的mif数据表格，表格中的数据为10进制表达方式，任一 数据(如第三行的99)对应的地址为左列于顶行数之和)。将波形数据填入此 表中，完成后在File菜单中点击“Save as,保存此数据文件，在这里不妨取名 为.sdata.mif。 営 sdata Addr +0 +1 € | 曲| 珂1 +5 | 疝1 订I 0 255 254 252 249 245 239 233 225 8 217 207 197 186 174 162 150 137 16 124 112 99 87 75 64 53 43 24 34 26 I 13 8 4 1 0 32 0 1 4 8 13 19 26 34 40 43 53 64 75 87 99 112 124 48 137 150 162 174 186 197 207 217 56 225 233 239 245 249 252 254 255 自动生成文件 LIBRARY ieee; USE ieee.stdjogic_1164.all; LIBRARY altera_mf; USE altera_mf.altera_mLcomponents.all; ENTITY data rom IS PORT address inclock :IN STD_LOGIC_VECTOR (5 DOWNTO 0); :IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )； END data_rom; ARCHITECTURE SYN OF data.rom IS SIGNAL sub.wireO : STD_LOGIC_VECTOR (7 DOWNTO 0); COMPONENT altsyncram GENERIC ( intended_device_family : STRING; width_a : NATURAL; widthad_a : NATURAL; numwords_a: numwords_a :NATURAL; operation_mode outdata_reg_a address_aclr_a outdata_aclr_a: operation_mode outdata_reg_a address_aclr_a outdata_aclr_a :STRING; :STRING; :STRING; :STRING; width_byteena_a : NATURAL; init_file : STRING; :STRING;:STRING :STRING; :STRING clockO : IN STD_LOGIC ; address_a : IN STD_LOGIC_VECTOR (5 DOWNTO 0); q_a: OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )； END COMPONENT; BEGIN q v= sub_wire0(7 DOWNTO 0); altsyncram_component: altsyncram GENERIC MAP ( intended_device_family = ”Cyclone”， width_a = 8, widthad_a = 6, numwords_a = 64, operation_mode 二〉ROM”， outdata_reg_a = nUNREGISTEREDn, address_aclr_a = NONE”， outdata_aclr_a = NONE”， width_byteena_a = 1, init_file = Hstada.mif\ lpm_hint=nENABLE_RUN TIME_MOD=YES,INSTANCE_NAME=none”, lpm_type = naltsyncramn ) PORT MAP ( clockO = inclock, addr