EDA序列信号发生器与检测器设计.doc

实验三序列信号发生器与检测器设计 一、 实验目的 熟悉EDA技术开发流程； 熟悉Quartes II集成开发软件的使用； 初步熟悉PHJV型实验装置的使用； 二、 实验要求 用状态机设计实现串序列检测器设计，可以用原理图输入法设计序列信号发生器， 要求产牛序列：0111010011011010；再进行检测设计，若检测到序列：11010则输出为 “1”，否则输出为“0”。并对其进行仿真和硬件测试。 三、 实验设计思路 本实验可以分为两部分来设计，第一步设计序列信号发生器，在这里可以采用模16的计数器 74LS161来产生模16的计数，并由它的4位输出可以产生16种状态，由此可以用来设计序列产生 器，也可以采用状态机产生序列，本实验用状态机产生序列。 第二步设计序列检测器，这里用状态机设计，如果为真输出1,为假输出为0； 第三步设计串行转并行输出，将序列并行输出在LED管上显示。 第四步是设计一个计数脉冲，记录出现所需要的序列的次数。 第五步是将所有模块连接起来，构成一个完整的序列发生和检测设计器。 四、 实验程序 1、序列发生器 library ieee; use ieee.std_logic_1164.all; entity xulie_produce is—序列产生电路 port(clk,reset:in std_logic; comb_outputs:out std」ogic);~序列输出 end xulie_produce; architecture behav of xulie_produce is type fsm_st is (s0,sl,s2,s3,s4,s5,s6,s7,s8,s9,sl0,sll,sl2,sl3,sl4,sl5)r-状态设计 signal current_state,next_state:fsm_st; begin reg:process(reset,clk)—主控时序进程 begin if reset =,l,then current_state=sO; elsif elk 二 Ta nd clkevent then curre nt_statev 二 n ext_state; end if; end process; com:process(current_state)—主控组合进程 begin case current state is when sO = comb_outputs=,0,;next_statev二si; when si = comb_outputs=,l,;next_state=s2; when s2 = comb_outputs=,l;next_state=s3; when s3 = comb_outputs=l,;next_state=s4; when s4 = comb_outputs=,0,;next_statev二s5; when s5 = comb_outputs=,l,;next_state=s6; when s6 = comb_outputs=,0;next_state=s7; when s7 = comb_outputs=,0,;next_state=s8; when s8 = comb_outputs=l;next_statev二s9; when s9 = comb_outputs=l,;next_statev=slO; when slO = comb_outputs=,0,;next_statev二sll; when sll = comb_outputs=,l,;next_statev二sl2; when sl2 = comb_outputs=,l,;next_state=sl3; when sl3 = comb_outputs=,0,;next_statev二sl4; when sl4 = comb_outputs=,l,;next_statev二sl5; when sl5 = comb_outputs=,0,;next_statev二sO; end case; end process; end behav; 2、序列检测器 library ieee; use ieee.std_logic_1164.all; entity s_machine is—序列检测电路 port(clk,reset:in std_logic; state」nputs:in stdjogic;-状态转移控制 comb_outputs:out std_logic);检测结果输出 end s_machine; architecture behav of s_machine is type fsm_st is (s0,sl,s2,s3,s4,s5); signal curren