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Peking University Peking University Peking University 微纳集成系统实验班，2012年春季学期 Peking University Peking University * 复杂逻辑门 贾嵩 jias@pku.edu.cn 微电子实验班课程 - * 复杂逻辑门 CMOS数字电路的分析与设计 逻辑门的级联 数字电路的分析与设计 电路分析：已知电路结构及参数，计算延迟时间 电路设计：画出电路结构，确定电路参数，满足延迟时间等设计要求 知识要求： 一级逻辑门的设计 多级逻辑门的分析 逻辑门的设计 NMOS：串与并或 PMOS：串或并与 设某0.5微米工艺，VDD = 5V，VTN = 1V，VTP = -1V，Cox = 5×10-8 F/cm2，μn = 200 cm2/Vs、μp = 200 cm2/Vs。 驱动10fF负载电容时上升、下降延迟时间小于1ns 确定器件尺寸 例1：设计三人表决电路（A、B、C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。用与非门实现. 解: 1.首先指明逻辑符号取“0”、“1”的含义。三个按键A、B、C按下时为“1”，不按时为“0”。输出量为 Y，多数赞成时是“1”，否则是“0”。 CMOS逻辑电路分析与设计 * 2.根据题意列出真值表 A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 3. 逻辑化简： Y= AC + BC + AB * 4、用与非门实现逻辑电路 A B C Y * 根据电路结构，器件尺寸，工艺条件，分析输入到输出的最大延迟 某0.5微米工艺，VDD = 5V，VTN = 1V，VTP = -1V，Cox = 5×10-8 F/cm2，μn = 200 cm2/Vs、μp = 200 cm2/Vs。 PMOS宽长比2，NMOS为1 驱动10fF负载电容，分析最大上升和下降延迟时间 * 复杂逻辑门 CMOS数字电路的分析与设计 逻辑门的级联 CMOS逻辑门 实现不带“非”的逻辑功能需要用互补CMOS门加一个反相器，或者是两级互补CMOS 例如实现： 方案一： 方案二： * 例题 设某0.5微米工艺，VDD = 5V，VTN = 1V，VTP = -1V，Cox = 5×10-8 F/cm2，μn = 400 cm2/Vs、μp = 200 cm2/Vs。 PMOS的宽长比为2，NMOS的宽长比为1； 驱动一个反相器作为负载的最大上升和下降延迟时间为多少？（忽略PN结电容） 栅电容：Cg=WLCox * 数字电路的一般形式 逻辑门的级联-路径延迟相加 已知：0.5微米工艺，Cox=7E-8F/cm2, VDD=5V, VTN=1V, VTP=-1V, μn=400cm2/Vs, μp=200cm2/Vs，忽略PN结电容。如果其中所有PMOS宽长比为4，NMOS为2，则请用非阶跃传输延迟公式计算，最大延迟时间。（未连接的信号按照最坏情况自己定义逻辑值） 例题：脉冲发生器 PMOS宽长比为4，NMOS为2，输出端驱动1fF电容。所示的电路为一个窄脉冲产生电路，在A信号的下降沿以后,在Y端输出一个正脉冲。则请计算这个脉冲宽度。 Peking University Peking University Peking University 微纳集成系统实验班，2012年春季学期 Peking University Peking University *