PN结的接触电势差.docxVIP

大家好，这节课我们来学习PN结的接触电势差，这是在PN结能带的基础上进一步分析能带产生弯曲的原因以及能带弯曲带来的结果。 这节课的学习目标主要包括两个部分 ，一是介绍了PN结的势垒，主要讲解了PN结势垒是如何形成的以及PN结势垒的作用，二是介绍了接触电势差，主要讲解了接触电势差的定义以及推导过程。 首先，我们来介绍一下PN结势垒的形成过程，前面我们已经介绍过了，如左图所示，单独的n型和p型半导体是电中性的。当这两块半导体结合形成pn结时，由于他们之间存在着载流子浓度梯度，导致了空穴从p区到n区，电子从n区到p区的扩散运动，对于P区空穴离开后，留下了不可移动的带负电荷的电离受主，这些电离受主没有正电荷与之保持电中性，因此，在P-N结附近P区一侧出现了一个负电荷区；同理，在P-N结附近N区一侧出现了由电离施主构成的一个正电荷区，它们所存在的区域称为势垒区。本质上与前面介绍的空间电荷区是同一种概念。 下面介绍一下PN结势垒的作用，如图所示，在P-N结的空间电荷区中能带发生弯曲，电子从势能低的N区向势能高的P区运动时，必须克服这一势能“高坡”，才能达到P区；同理，空穴也必须克服这一势能“高坡”，才能从P区到达N区。这一势能“高坡”通常称为P-N结的势垒。 下面我们来介绍一下接触电势差的定义，如右图所示，单独的N形半导体的费米能级与单独的P型半导体的费米能级的差为qVD ，当两个半导体接触到一起后，如左图所示，费米能级水平，能带发生弯曲，能带的弯曲量即为qVD，称为PN结的势垒高度。平衡PN结的空间电荷区两端间的电势差VD称为PN结的接触电势差或内建电势差。 下面我们来介绍一下接触电势差的推导，从右图可知，势垒高度正好补偿了N区和P区费米能级之差，使平衡PN结的费米能级处处相等，因此，令nno, npo分别表示N区和P区的平衡电子浓度，则对非简并半导体可得，。 根据刚才推出的两个式子，两边取对数得到，因为nno≈ND, npo≈ni2/NA, 则可得。 上式表明，VD与PN结两边的掺杂浓度，温度，材料的禁带宽度有关，在一定的温度下，突变结两边掺杂浓度越高，接触电势差VD越大，禁带宽度越大，ni越小，VD也越大，所以硅PN结的VD比锗PN结的VD大，若NA=1017cm-3, ND=1015cm-3,在室温下可以算得硅的VD=0.70V, 锗的VD=0.32V。 下面我们来回顾一下这节课所学习的内容，主要包括两个部分 ，一是介绍了PN结的势垒，包括PN结势垒的形成以及PN结势垒的作用，二是介绍了接触电势差，包括接触电势差的定义以及接触电势差的推导。