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IPSec 协议下加密 IP 核的设计与 FPGA实现 随着互联网用户数量的不断增长 ,IPv4 (Internet Protocol Version 4) 的 地址空间日渐不足 ,IPv6(Internet Protocol Version 6) 作为新一代网络协议即 将进入大规模应用阶段。 面临错综复杂的网络坏境 , 仅基于 IPv6 协议本身的网络 将存在巨大的安全问题 , 因此国际互联网工程任务组 (Internet Engineering Task Force, IETF) 规定 IPv6 必须支持 IPSec (Internet Protocol Security) 协议 , 为网络层数据提供安全保障。 IPSec 协议的安全性需要密集的算法数据运算来保障 , 软件实现方式导致其 工作效率低下 , 故本文提出一种 IPSec 协议下加密 P 核(]Intellectual Property Core) 的设计。本设计采用硬件电路实现方式 , 不需要占用大量 CPU (Central Processing Unit) 资源 , 极大提高 IPSec 协议处理的工作效率 , 这对研究 IPv6 网 络安全技术具有重要意义。 本文首先对 IPSec 协议展开调研和分析 , 简单描述了 IPSec 协议系统硬件设 计以及系统工作情况。然后 , 本文对加密 P 核进行硬件架构设计以及模块划分 , 并定义了 IP 核的数据信号接口 , 详细阐述了各个模块的功能、 结构、数据包格式 以及电路等设计。 采用 Verilog 硬件描述语言对各个模块进行 RTL(Register Transfer Level) 级设计 , 并完成功能仿真。本硬件加密 IP 核的设计支持 AES-CBC、 3DES-CBC和 NULL三种算法模式 , 且 AES-CBC算法支持 128 比特、 192 比特和 256 比特三种不 同长度的密钥 , 能够对 IPv6 数据报进行解析 , 完成传输模式和隧道模式下 IPSec 加解密处理工作 , 具有一定的时效性和创新性。 本文最后搭建验证平台 , 在 Xilinx XUPV5-LX110T FPGA (Field Programmable Gate Array) 开发板上进行加密 IP 核的板级验证 , 并将输出结果打 印在上位机程序界面上 , 结果表明本设计实现了加密 IP 核的各项功能。整个硬件 系统的数据位宽为 32 比特 , 系统主时钟可达 150MHz,达到了预期的性能指标。 本设计可以直接应用到基于 IPv6 的 IPSec 协议安全处理器的工程实践中 , 也可以应用到涉及密码芯片的安全工程项目中 , 极大缩短项目开发周期 , 具有重 要的工程实践意义。