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《电子设计自动化 EDA》课程设计报告书 学号：班级： 自动化 081 姓名： 陈婷 指导教师： 刘伟 目 录 一、设计思想 2 二、设计步骤 3 三、调试过程 8 四、结果分析 10 五、心得体会 11 六、参考文献 11 1 一、设计思想 （一）、设计要求 1、具有以 24 小时制时、分、秒记时、显示功能。 2、具有整点报时功能，整点报时的同时 LED 花样显示。 3、具有消零，调节小时，分钟功能。 4、设计精度要求为 1s。 ( 二) 、系统功能描述 、系统输入： 调时、调分，清零信号，分别用按键开关 SETHOUR、SETMIN、RESET控制；计数时钟信号 CLK采用 2HZ时钟源，扫描时钟信号 CLKDSP采用 32HZ时钟源 或更高； 2、系统输出： 8 位八段共阴极数码管显示输出； LED花样显示输出； 3、系统功能详细描述： 计时：正常工作状态下，每日按 24 小时计时制，蜂鸣器无声，逢整点报时。 显示：要求采用扫描显示方式驱动 8 位 8 段数码管显示。 整点报时：蜂鸣器在“ 51”、“ 53”、“ 55”、“57”、“59”秒发音，结束时为整点； 校时：在计时状态下， 按下按键 SETMIN设定分钟，按下按键 SETHOUR设定小时。 （三）设计思路 1、分别写出六进制、十进制、二十四进制、清零、设置时分、 LED 译码部分，在主体部分用元件例化语句计时，清零设置时分、 LED 译码，再加上扫描模块2、将六进制、十进制、二十四进制、清零、设置时分、 LED 译码、扫描模块 分模块写在一个主中 2 （四）系统电路结构框图 二、设计步骤 （一）各种进制的计时及时钟控制模块程序 1、6 进制 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter6 is port( clk,reset,set: in std_logic; ain:in std_logic_vector(3 downto 0); aout: out std_logic_vector(3 downto 0); co: out std_logic); end counter6; architecture art2 of counter6 is signal count:std_logic_vector(3 downto 0); 3 begin process(clk) begin if (clkevent and clk=1)then if(reset=0)then count=0000; elsif(set=1)then count=ain; elsif (count=0101)then count=0000; co=1; else count=count+1;co=0; end if; end if; end process; aout=count; end art2; 2、10 进制 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter10 is port(clk,reset,set: in std_logic; ain:std_logic_vector(3 downto 0); aout:out std_logic_vector(3 downto 0); co:out std_logic); end counter10; architecture art1 of counter10 is signal count:std_logic_vector(3 downto 0); begin process(clk) begin if(clkevent and clk=1) then if(reset=0)then count=0000; elsif(set=1)then count=ain; elsif(count=1001) then count=0000; co=1; 4 else count=count+1;co=0; end if; end if; end process; aout=count; end art1; 3、24 进制 ibrary ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter24 is port( clk,reset,set: in std_logic; ainh:in std_logic_vector(3 downto