数字电子技术 数字电子技术 补充：VHDL概述.pptVIP

数据流模型是并行语句 数据流模型中并行语句 注意中间没有符号 * 注意中间是， * 并置符号 行为模型中的串行语句 并行赋值语句和进程模块之间是并行执行的，进程模块内部是串行执行的 * 范围形式为：初值 TO 终值( 当初值小于终值 )，初值 DOWNTO 终值( 当初值大于终值 ) 结束本次循环相当于continue 结束循环相当于break 。没有循环次数，循环条件是满足布尔表达式 * 8位奇偶校验器，奇数1输出1，偶数1输出0,对a的值进行逐位模2加即异或运算 * 8位奇偶校验器，奇数1输出1，偶数1输出0,对a的值进行逐位模2加即异或运算 * 数据流模型的结构体 行为模型的结构体 * 数据流模型的结构体 行为模型的结构体 * 例： 用条件赋值语句描述数据选择器。 ENTITY mux4_to_1 IS PORT(d0, d1, d2, d3, a, b: IN BIT; y: OUT BIT); END mux4_to_1; ARCHITECTURE sample_1 OF mux4_to_1 IS BEGIN y= d0 WHEN a=0 AND b=0 ELSE d1 WHEN a=0 AND b=1 ELSE d2 WHEN a=1 AND b=0 ELSE d3 WHEN a=1 AND b=1 ; END sample_1; （3）选择信号赋值语句 选择信号赋值语句可以根据一个表达式的不同取值，给信号或者信号数组赋以不同的结果。 选择信号赋值语句的格式如下： WITH 表达式 SELECT 信号名 = 信号值1 WHEN 表达式值1, 信号值2 WHEN 表达式值2, …… 信号值n WHEN others; 注意中间 ， 例：用信号选择语句描述数据选择器。 ENTITY mux4_to_1 IS PORT(d0, d1, d2, d3, a, b: IN std_logic; y: OUT std_logic); END mux4_to_1; ARCHITECTURE sample_2 OF mux4_to_1 IS BEGIN WITH ab SELECT y= d0 WHEN 00, d1 WHEN 01, d2 WHEN 10, d3 WHEN 11, X WHEN OTHERS; END sample_2; 7. 顺序描述语句 在VHDL语言中，上述并行信号传输语句主要描述硬件电路或系统中信号的传送过程。同时，VHDL还支持顺序描述语句，主要使用于对电路和系统的性能描述。 顺序描述语句的执行就和一般程序设计语言中语句相似，是按照语句的顺序依次执行的。前一条语句的结果会影响到下一条语句的执行。 （1）PROCESS语句 尽管PROCESS语句本身是并行描述语句，可以和其他并行语句同时执行，但是PROCESS语句内部的语句都是顺序语句。 PROCESS语句的格式如下： PROCESS(信号1,…,信号k) 变量说明(定义); 其他说明; BEGIN 顺序语句; …… 顺序语句; END PROCESS; PROCESS语句的执行 在PROCESS后面的括弧内，有几个信号名。这些信号总称为“敏感表”。 PROCESS语句的执行就是由敏感表中的信号变化而引起的。 PROCESS语句一旦开始执行，就要依次执行其中的顺序语句，一直到最后的END PROCESS为止。 如果这次执行又引起了敏感表中信号的新的变化，则将再次执行这条PROCESS语句，直到敏感表中没有信号发生变化为止。 信号和变量赋值语句 在PROCESS语句内，也可以使用信号和变量赋值语句。 信号赋值语句的形式仍然是： 信号名=表达式; 这样的信号赋值语句的结果在PROCESS内并不是立即起作用的，而是要等PROCESS语句执行后（也需要最小时延），才起作用。 变量的赋值语句采用以下形式： 变量名:=表达式; 分支语句 两分支IF语句的格式： 多分支IF语句的格式： IF 布尔表达式 THEN 顺序语句1; ELSE 顺序语句2; END IF; IF 布尔表达式1 THEN 顺序语句1; ELSIF 布尔表达式2 THEN 顺序语句2; ELSE 顺序语句3; --可以没有 END IF; IF 布尔表达式 THEN 顺序语句1; END IF; 例：反向器的顺序描述。 ENTIT