基于VHDL的数字电子钟的设计.docx

基于VHDL的数字电子钟设计 摘要：在简要介绍了 EDA技术特点的基础上，用EDA技术作为开发手段，采用了 顶层图形设计思想，基于硬件描述语言，以可编程器件为核心 ，实现计时24小时 的电子时钟的设计。 关键字：EDA 电子时钟CPLD VHDL 引言：现代电子技术的核心是 EDA(Electronic Design Automation) 技术。EDA 技术就是依靠功能强大的电子计算机，在 EDA工具软件平台上，对硬件描述语言 HDL( Hardware Description Lan guage )为系统逻辑描述手段完成的设计文件， 自动地完成逻辑编译、化简、分割、综合、优化、仿真，直到下载到可编程逻辑 器件 CPLD/FPG或专用集成电路 ASIC( Application Specific Integrated Circuit )芯片中，实现既定的电子电路设计功能。EDA技术使得电子电路设计者 的工作仅限于利用硬件描述语言和 EDA软件平台来完成对系统硬件功能的实现， 极大地提高了设计效率，缩短了设计周期，节省了设计成本。 EDA是在20世纪90年代初从计算机辅助设计(CAD)计算机辅助制造(CAM、 计算机辅助测试(CAT和计算机辅助工程(CAE的概念发展而来的。一般把EDA 技术的发展分为CAD CAES EDA这三个阶段。 20世纪90年代以来，微电子工艺有了惊人的发展，2006年工艺水平已经达到 了60nm目前正向45nn迈进。大容量的可编程逻辑器件陆续面世，对电子设计的 工具提出了更高的要求，提供了广阔的发展空间，促进了 ED敲术的新成。特别重 要的是，世界各EDA公司致力推出兼容各种硬件实现方案和支持标准硬件描述语言 的EDAC具软件，有效地将EDA技术推向成熟。 一般情况下EDA软件我们使用Quartus II或Max+plux II,它们的设计流程为： 编辑设计图形文件 编译设计文件 仿真设计文件 编程下载设计文件 设计要求 设计一个电子钟，要求可以显示时、分、秒，用户可以设置时间 ? 实验目的 掌握多位计数器相连的设计方法。 掌握十六进制，二十四进制，六十进制计数器的设计方法。 掌握CPLD技术的层次化设计方法。 了解软件的元件管理含义以及模块元件之间的连接概念。 掌握电子电路一般的设计方法，并了解电子产品的研制开发过程，基本掌 握电子电路安装和调试的方法。 培养独立分析问题，解决问题的能力。 硬件要求 8位8段扫描共阴极数码显示管。 三个按键开关(清零，调小时，调分钟)。 设计原理 电子时钟是一个将“时” “分” “秒”显示于人的视觉器官的计时装置。 它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能。因 此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。 将标准秒信号送入“秒计数器”，“秒计数器”采用 60进制计数器，每累加 60秒发送一个“分脉冲”信号，该信号将被送到“时计数器”。“时计数器” 采用24进制计数器，可实现对一天24小时的累计。译码显示电路 “时” “分” “秒”计数器的输出状态六段显示译码器译码。 通过六位LED 七段显示器显示出来。校时电路器是用来对“时” “分” “秒”显示数字进行 校时调整的。 在同一CPLD芯片口集成如下电路模块： 1 ?电子钟计数采用层次化设计，将设计任务分成若干个模块。规定每一模块 的功能和各模块之间的接口。 1) second (秒) 60进制BCD码计数 2) minute (分) 60进制BCD码计数 3) hour （时） 24进制BCD码计数 4) clock top 顶层设计 同时整个计数器有清零，调时，调分功能。 2 ?端口引脚名称 输入 clk，reset，setmin，sethour 输出 second — daout，minute — daout， hour—daout 五?设计原理图 hour_daout[5..0]second_daout[6..0]minute_daout[6..0]输入：CLKF时钟脉冲，RESE hour_daout[5..0] second_daout[6..0] minute_daout[6..0] 输入：CLKF时钟脉冲，RESE—复位信号，SETMI—分加1信号， SETHOUR秒力卩1信号 输出：SECOND_DAOUT输出，MINUTE_DAO—分输出， HOUR_DAO—时输出 时序仿真：程序主要运用计数器完成，在时钟脉冲的作用下，完成时钟功能，由 时序图可以看出每一个时钟脉冲上升沿秒加 1，当接收到reset信号，即reset 为高电平，所有计数为零，并重新计数，setmin和sethour可以完成调节时钟功 能，都是高电平调节，每来一个脉冲，相应的