高效除法器verilog实现.pdfVIP

西北工业大学 《FPGA 技术实验》 实验报告二 (高效除法器 ) 学 院： 软件与微电子学院 学 号： 姓 名： 专 业： 微电子学 实验时间： 2011.10.12 实验地点： 毅字楼 335 指导教师： 王少熙 西北工业大学 2010 年 10 月 一、实验目的及要求 实验目的 : 1.进一步了解熟悉 verilog 语句语法掌握条件语句在简单建模中的应 用,学会建模仿真综合 . 2.熟练运用 modelsim 进行调试模拟仿真 . 3.初步学会运用综合工具进行综合 ,熟悉 synplify. 实验要求 : 用 verilog 实现一个被除数为 8 位，除数为 4 位的高效除法器 . 二、实验设备（环境）及要求 ModelSim SE 6.2b 及 Synplify Pro 9.6.2 三、实验容与步骤 1. 实验总体设计思路 由于只有加法器 , 除法在计算机中是通过部分余数左移加除数补码或 0 实现 , 我们由此可以得到启示 , 也按照如此的思路进行 . 整体思路是先将八位 ( 本来余数 是四位的但是我们这里的余数不仅仅充当余数 , 还当中间变量把被除数从最高位 一位一位的移到余数里 ) 余数清零 , 然后把被除数的最高位拼接到余数后面 , 此时 余数与除数比较 , 若余数大于除数 , 则把他们俩的差作为新的余数 , 且把对应的商 值为记 1; 若余数小于除数 , 则把对应位的商值记 0; 进行下一步之前把被除数的第 二高位继续拼接到余数后面 , 如此进行 , 循环八次即可 . 最后结果是得到商和余数 的形式 . 其算法流图如下所示 : Start 余数 rem=0; 商 quo=0; i=7 rem={rem[6:0], did[i]} 是 否 remdis quo[i]=1;i=i-1; quo[i]=0; rem=rem-dis; rem=rem;i=i-1; i0 否