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数字电路面试题集锦 1、同时电路和异步电路区分是什么？（仕兰微电子） 2、什么是同时逻辑和异步逻辑？（汉王笔试） 同时逻辑是时钟之间有固定因果关系。异步逻辑是各时钟之间没有固定因果关系。 3、什么是线和逻辑，要实现它，在硬件特征上有什么具体要求？（汉王笔试） 线和逻辑是两个输出信号相连能够实现和功效。在硬件上，要用oc门来实现，因为不用 oc门可能使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。 4、什么是Setup 和Holdup时间？（汉王笔试） 5、setup和holdup时间,区分.（南山之桥） 6、解释setup time和hold time定义和在时钟信号延迟时改变。（未知） 7、解释setup和hold time violation，画图说明，并说明处理措施。（威盛VIA? .11.06 上海笔试试题） Setup/hold time 是测试芯片对输入信号和时钟信号之间时间要求。建立时间是指触发 器时钟信号上升沿到来以前，数据稳定不变时间。输入信号应提前时钟上升沿（如上升沿有效）T时间抵达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。 保持时间是指触发器时钟信号上升沿到来以后，数据稳定不变时间。假如hold time 不够，数据一样不能被打入触发器。 建立时间 (Setup Time)和保持时间（Hold time）。建立时间是指在时钟边缘前，数据信 号需要保持不变时间。保持时间是指时钟跳变边缘后数据信号需要保持不变时间。假如不满足建立和保持时间话，那么DFF将不能正确地采样到数据，将会 出现 metastability情况。假如数据信号在时钟沿触发前后连续时间均超出建立和保持时 间，那么超出量就分别被称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中竞争和冒险了解，并举例说明竞争和冒险怎样消除。（仕兰微 电子） 9、什么是竞争和冒险现象？怎样判定？怎样消除？（汉王笔试） 在组合逻辑中，因为门输入信号通路中经过了不一样延时，造成抵达该门时间不一致叫竞争。产生毛刺叫冒险。假如布尔式中有相反信号则可能产生竞争和冒险现象。处理方法：一是添加布尔式消去项，二是在芯片外部加电容。 10、你知道那些常见逻辑电平？TTL和COMS电平能够直接互连吗？（汉王笔试） 常见逻辑电平：12V，5V，3.3V；TTL和CMOS不能够直接互连，因为TTL是在0.3-3.6V之间，而CMOS则是有在12V有在5V。CMOS输出接到TTL是能够直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或12V。 11、怎样处理亚稳态。（飞利浦－大唐笔试） 亚稳态是指触发器无法在某个要求时间段内达成一个可确定状态。当一个触发器进入亚 稳态时，既无法估计该单元输出电平，也无法估计何时输出才能稳定在某个正确电平 上。在这个稳定时间，触发器输出部分中间级电平，或可能处于振荡状态，而且这种无 用输出电平能够沿信号通道上各个触发器级联式传输下去。 12、IC设计中同时复位和 异步复位区分。（南山之桥） 13、MOORE 和 MEELEY状态机特征。（南山之桥） 14、多时域设计中,怎样处理信号跨时域。（南山之桥） 15、给了regsetup,hold时间，求中间组合逻辑delay范围。（飞利浦－大唐笔试） Delay period - setup – hold 16、时钟周期为T,触发器D1建立时间最大为T1max，最小为T1min。组合逻辑电路最大延 迟为T2max,最小为T2min。问，触发器D2建立时间T3和保持时间应满足什么条件。（华 为） 17、给出某个通常时序电路图，有Tsetup,Tdelay,Tck-q,还有 clockdelay,写出决 定最大时钟原因，同时给出表示式。（威盛VIA .11.06 上海笔试试题） 18、说说静态、动态时序模拟优缺点。（威盛VIA .11.06 上海笔试试题） 19、一个四级Mux,其中第二级信号为关键信号 怎样改善timing。（威盛VIA? .11.06 上海笔试试题） 20、给出一个门级图，又给了各个门传输延时，问关键路径是什么，还问给出输入， 使得输出依靠于关键路径。（未知） 21、逻辑方面数字电路卡诺图化简，时序（同时异步差异），触发器有多个（区分，优 点），全加器等等。（未知） 22、卡诺图写出逻辑表示使。（威盛VIA .11.06 上海笔试试题） 23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)和。（威盛） 24、please show