技术探秘：英特尔纳米高k金属栅极工艺.pdfVIP

技术探秘：英特尔45纳米高k金属栅极工艺 英特尔出货采用高k金属栅极技术的首款45纳米微处理器。不论是为了突出这件事的重要意义，还是 为了强调其著名定律仍然有效，摩尔已成为英特尔45纳米技术营销活动的主角。摩尔称这项创新是 “20世纪60年代多晶硅栅极MOS晶体管出现以来，晶体管技术的最大变化”。甚至《时代》杂志认为 ，英特尔Penryn微处理器是2007年最佳发明之一。 但在这些高调宣传背后还是有一些实质内容的。硅半导体产业对多晶硅爱不释手，难以割舍;实际上， 许多制造商在到达32纳米节点以前不会放弃多晶硅。英特尔向来比同业更快地推出新技术，它的45纳 米处理器也不例外。英特尔的这种晶体管工程，是一个巨大进步。这主要是通过采用高k金属栅极— —HkMG实现的。 摩尔定律随着MOS晶体管尺寸、功率和性能不断缩小而得到证明。自从到达90纳米节点以来，晶体管 的物理尺寸一直保持不变。一旦栅极介质缩小到1.2纳米(大约相当于四个原子层)，就难以进一步缩小 了。 硅CMOS发展成我们目前占据的ULSI世界，主要是因为这种天生的氧化物在所有的硅表面上都能快速 生长。以非常低的缺陷密度在通道表面上生长SiO2的能力，产生了NMOS和CMOS，取代了硅双极技 术，用于生产集成电路。从130纳米节点开始，把氮加入SiO2使电气性能有了一些提高。 90纳米需要有新材料来代替栅极介质，这样才能维持摩尔定律的有效性。但是，通道应变工程得到广 泛采用，把栅极介质替换推迟了几代。应变硅提高了晶体管的性能和功耗，在没有引入革命性材料的 情况下维持了制程的发展速度。 模片标记(die marking)：Intel Penryn 但氧氮化物，即SiON栅极介质的厚度已经不能再薄了。由于SiON只能使介电常数(k)改善50%左右， 所以材料必须有根本性变化。进一步降低SiON的厚度，将导致栅极漏电流过高，并降低器件的可靠性 。45纳米器件目标需要1纳米厚的SiON层，实际上只有三个原子层那样厚。不仅漏电流是个大问题， 而且也没有为厚度变化留出余地。 利用高k材料的好处是，可以把它的物理厚度做得很小，以限制栅极漏电流，同时从电气角度也可以 把厚度做到很薄，以对FET通道有足够的控制，维持或提高性能。 英特尔向来在缩小尺寸方面不遗余力，尤其是在栅极介质方面。65纳米节点上的物理厚度值比AMD的 因为SOI器件的栅极漏电流问题较小，而且可以利用更薄的栅极电介质来满足规格。AMD的做法是在 给定的晶体管性能水平上，更加严格地限制功耗。 NOMS晶体管：电子扫描电镜截面分析 英特尔声称，进一步降低SiON的厚度是可行的，但考虑到缺乏到32纳米的可缩放性，可能还不具备生 产条件或者值得这么做。为了说明这点，在11月初举行的IBM通用平台技术论坛会议上是这样表述的 ：“原子不能缩放。” 在宣布45纳米制程和高k之前，英特尔科技与制造部门的高级研究人员MarkBohr经常指出，源极与漏 极之间的通道泄漏比栅极至通道的泄漏大得多。英特尔认为，不值得在SOI上面下功夫，而且它增加 的栅极漏电流密度是可以接受的。当时的普遍目标只有1 A/cm2。因此，英特尔迫使业内的其它厂商放 松了对可以达到的栅极泄漏的期望。 但那是在过去。现在，集成电路已发展到了新的时期。陌生的新材料首次出现在英特尔的45纳米晶体 管的栅极堆叠结构之中。利用在栅极堆叠技术方面取得的巨大进步，英特尔现在的目标是把漏电流改 善10倍，甚至更多。 PMOS晶体管：电子扫描电镜截面分析 高k电介质对于半导体产业来说并不是全新的东西。摩尔定律已经推动DRAM单元尺寸缩小到了相当 的水平，以至于存储电容器需要采用专门的电介质。 各种材料在DRAM中得到了广泛采用。Al2O5和ZrO2被许多厂商用于生产大批量DRAM。但英特尔是 采用任何高k材料的第一家逻辑IC制造商，而且是业内第一家利用高k栅极电介质生产FET的厂商。 技术路线图 2005年国际半导体技术路线图指向2008年可用的技术，但更重要的是，它指出栅极漏电流达 到900A/cm2左右时，必须采用高k电介质。 在45纳米上，对于HkMG来说有两个似乎可行的选择。你可以从一个midgap金属开始，并分别为NFET 和PFET优化栅极电介材料。这是一种双重高k方法。另一种选择是采用一种单一栅极电介材料，同时 为N型和P型器件调整栅极材料选择。这就是所谓的双重栅极工艺。后一种选择被英特尔选中，而且可 能是分析师押注时间最长的一种选择。 与一种功函数金属组成的合金用于PFET取代栅极。 英特尔发表了一篇文章，其中有据信是它的最终材