Quartus_II_90基本设计流程_verilogHDL(PPT44页) .pptxVIP

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  • 2021-03-12 发布于江苏
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Quartus_II_90基本设计流程_verilogHDL(PPT44页) .pptx

;st1:建立工作库文件夹;stp2. 编辑设计文件stp3存盘存盘;stp4.创建工程;2;选择目标器件;6;stp5.启动全程编译;;stp7.仿真测试和波形分析;stp7.仿真测试和波形分析;鼠标全选拖入;stp7.仿真测试和波形分析-设置a端口为周期为500ns的时钟信号;stp7.仿真测试和波形分析-设置b端口为周期为200ns的时钟信号;stp7.仿真测试和波形分析-设置端口s的输入波形;stp7.仿真测试和波形分析;stp7.仿真测试和波形分析;stp8.引脚锁定并编译;扫描显示电路原理图;查表举例;所设计电路端口;stp8.引脚锁定并编译;stp8.引脚锁定并编译;Tools-programmer或按 确认硬件设置:如果Hardware Setup为No Hardware,先接上USB下载线,打开电源,然后按下述操作即可;;stp10硬件测试;附1:全程编译前约束项目设置;;选择配置器件和编程方式;;双目标端口设置;附2:功能仿真;;附3:RTL图观察器使用;;; ; ;;; ;;;;9、春去春又回,新桃换旧符。在那桃花盛开的地方,在这醉人芬芳的季节,愿你生活像春天一样阳光,心情像桃花一样美丽,日子像桃子一样甜蜜。6月-206月-20Tuesday, June 9, 2020 10、人的志向通常和他们的能力成正比例。19:31:2419:31:2419:316/9/2020 7:31:24 PM 11、夫学须志也,才须学也,非学无以广才,非志无以成学。6月-2019:31:2419:31Jun-2009-Jun-20 12、越是无能的人,越喜欢挑剔别人的错儿。19:31:2419:31:2419:31Tuesday, June 9, 2020 13、志不立,天下无可成之事。6月-206月-2019:31:2419:31:24June 9, 2020 14、Thank you very much for taking me with you on that splendid outing to London. It was the first time that I had seen the Tower or any of the other famous sights. If Id gone alone, I couldnt have seen nearly as much, because I wouldnt have known my way about. 。09 六月 20207:31:24 下午19:31:246月-20 15、会当凌绝顶,一览众山小。六月 207:31 下午6月-2019:31June 9, 2020 16、如果一个人不知道他要驶向哪头,那么任何风都不是顺风。2020/6/9 19:31:2419:31:2409 June 2020 17、一个人如果不到最高峰,他就没有片刻的安宁,他也就不会感到生命的恬静和光荣。7:31:24 下午7:31 下午19:31:246月-20

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