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核电子学与核仪器课程设计 A/D 转换电路 8 bit/4 us 高速 A/D 转换电路 一、 设计任务和要求 （一）设计目的及任务 通过 Protel2004 的电路设计，对《核电子学与核仪器》所学内容有更进一步的理解，加深印象， 使所学知识得以巩固和提高， 全面掌握核电子学各模块电路的设计，实现电路设计与 PCB 设计的技术环节， 提高分析问题解决问题的能力； 培养学生的动手能力和遵守纪律的高尚情操还有对待工作严肃认真、一丝不苟、实事求是、不畏艰辛的优良作风，为今后从事技术工作奠定坚实的基础。 （二）设计要求 1、 掌握 Protel2004 的使用方法； 2、 掌握所画电路的工作原理； 3、 掌握 Protel2004 电原理路图的设计； 4、 基本掌握使用 Protel2004 进行 PCB 设计。 二、 原理图选择、工作原理及分析 （一）原理图的选择 我们组选的题目是某种 A/D 转换电路的设计，经过查书籍和资料，通过阅读东南大学报 1992 年 9 月第 22 卷增刊，我们最终选择了 8 bit/4 us 高速 A/D 转换电路。 对于快速过程的微机实时控制系统，时间资源通常较为紧张 .为了有充分的 时间去完成数据处理、状态检测及各种控制功能，一般都希望模数 (A/D) 转换能 在数微秒内完成。 为此，笔者采用逐次近似寄存器 (SAR)MC 14549 B, 廉价的高速 D/A 变换器 DAC0800 及高速电平比较器 LM319 等器件，研制了 4 us 8 位高速 A/D 转换电路。实际使用表明，当输入时钟 (CLK) 频率为 2 MHz 时，该 A/D 转换电路能在 4us 内完成 8 位逐次比较变换，且工作可靠稳定，价格便宜，易于和 各种微机接口。 （二） 8 bit/4 us 高速 A/D 转换电路图的工作原理 图 1 为该高速 A/D 转换电路的原理框图。 1 核电子学与核仪器课程设计 A/D 转换电路 图 1 高速 A/D 转换电路图 图中 SAR 为逐次近似寄存器， CMP 为高速电平比较器， DAC 为数模变换器，为输入模拟电压。 加人 A/D 启动信号（）后，在第一个 CLK 脉冲上升沿 SAR 输出数字量B (Q7= 1 )，该数 Sc 1 字信号加到 DAC 的数据输入端， DAC 即输出与之相应的模拟电压 V0 。 CMP(其门限电平： VR 1 VLSB ,则在每个 2 CLK 周期内完成一位的比较。显然，经过 8 个 CLK 周期 (当 CLK 频率为 2 MHz 时， t=4 us)后，从 Q7 ~Q0 送出的 8 位并行数字量即为转入模拟电压 Vin 的 A/D 变 换结果。当第 9 个 CLK 脉冲下跳沿到来时 SAR 的 EOC 输出电压上跳为高电平。 此跳变沿可用于外部同步锁存或请求微机中断来读 A/D 转换结果。SAR 的 So 端 为该高速 A/D 转换电路的串行输出端，可在 CLK 下跳脉冲下跳沿 (第一个无效 ) 同步之下输出 Q7 ~ Q0 （ MC14549B）的波形时序如图 2 所示。 2 核电子学与核仪器课程设计 A/D 转换电路 图 2 SCR(MC14549B) 波形时序 （三） 8 bit/4 us 高速 A/D 转换电路图分析 图 3 为该高速 A/D 转换电路的原理图。 图 3 高速 A/D 转换电路图 3 核电子学与核仪器课程设计 A/D 转换电路 图中，运放 A1( 1 LM 358)为模拟输入信号前置放大级，接成同相放大器形 2 式，以提高 A/D 脸转换电路的输入阻抗，调节其增益可改变 A/D 转换的量程。 运放 A2 与晶体管 T1，组深度负反馈的低输出阻抗电压跟随器， 以减小信号源内 阻对 A/D 转换线性度的影响。运放 A3( 1 LM 319) 为高速电平比较器，其建立时 2 间仅为 60 ns。 MC 1403 为基准电压源 (v}=2. 5 v) ，提供 DAC 0800 所需的基准电流 : I REF VREF / RREF 2mA(1) 由于 DAC0800 为电流输出型器件，且恒有 : _ I 0 I 0 I REF 2mA(2) _ 式中， I 0 及 I 0 分别为其同向端输出电流及反向端输出电流。因此其输出电流满度值为 : I PS 255 I REF 2mA(3) 256 当 DAC 的负载电阻 RL 5K 时，其输出电压的满度值（也即 A/D 电路输入电 压的满度值）应为 VPS IFSRL 10V 最低位（ LSB）对应的输出电压则为 : VLSB IFS / 255 40mA( 4) 图 4 为该高速 A/D 转换电路中 DAC0800、LM319 及其输入电路的简化等效电