1.58284时钟发生驱动器.docxVIP

1.5 8284时钟发生/驱动器 8284时钟发生/驱动器是每个8086微计算机系统都要用到的标准器件。在多微处理器系 统中，每个8086微处理器都有它自己的 8284A时钟发生/驱动器。人们会设想用一个 8284 为多个8086微处理器服务，但这样设计系统在经济上没有多大的好处。 8284时钟发生/驱动器提供的逻辑，总的说来相当于图1.3中的用方框标志的时钟逻辑。 为精确起见，8284器件所提供的少量的总线接口逻辑也应加以说明。 图1.51是8284器件的内部逻辑图。 图1.51號鹃吋钟膛陀/鉴动器逻辑 8284是用双极工艺制造的，采用 18引脚双列直插封装，全部信号为 TTL电平兼容。 1. 5. 1 8284时钟发生/驱动器引脚与信号 图1.52说明了 8284在单8086微处理器系统结构中的应用。 8284的引脚与信号见图 1.53。 图1,52 8284^钟输出信号 引脚名 说明 类型 RESET 至8086的控制信号输出 输出 /RES 复位逻辑输入 输入  RDY1， RDY2 等待状态只读输入 输入 /AEN1，/AEN2 RDY1和RDY2的地址开启限定 输入 READY 至8086的控制信号输出 输出 X1，X2 外部晶振连接 输入 TANK 谐波晶振回路连接 输入 EFI 代用时钟输入 输入 F//C 时钟源选择 输入 CLK 至8086的MOS电平时钟信号 输出 PCLK 外设用TTL时钟 输出 OSC 晶振输出 输出 CSYNC 时钟同步 输入 Vcc,GND 电源，地 CSYNC —PCLK CSYNC — PCLK Y AtNt _- ftQYI — READY Y ROY2 一 A￡NJ -— CLK * CND 一 XI X2 —EFI ―:F/C * ￡SC ——RES 4 陀SET 信号可分为定时信号和控制逻辑信号。 时钟频率由跨接在引脚 X1和X2上的晶体谐振器控制，振荡频率应正好等于所需时钟 周期的3倍。由于标准的8086时钟周期是200ns,所需晶体振荡器频率为 15MHz。 如采用谐波晶振，则必须辅以与TANK引脚连接的外部LC网络，以维持谐波频率振荡。 这是标准的时钟逻辑实用法。 8284及其正规的连接见图 1.54。 XT AL和 陀AD￥选通 施入A: AEN1Fl DY.： PCLK4^ XfN2 READVX： oscCLKr XT AL 和 陀AD￥选通 施入 A: AEN1 Fl DY.： PCLK 4^ XfN2 READV X： osc CLK r丰丁鼻熬鶉鉀 你可以选择使晶振跨接在 X1和X2引脚上，以产生基频；或者通过EFI引脚输入基频。 F//C的电平决定是由外部晶振还是信号输入提供基频。若 F//C是高电平，则基频来自 EFI 输入；若F//C是低电平，则由跨接在 X1和X2的晶振提供基频。 所产生的时钟输出有三个： （1） CLK，这是个 MOS电平信号，针对 8086的需要而设计的。 （2） PCLK，这是个TTL电平信号，输出供辅助电路用，其频率为 CLK的一半。 （3） OSC，这是个振荡器输出，频率等于晶振或 EFI输入频率。 这三种定时信号见图 1.52。 在多CPU结构中，需要使所有的8086时钟信号同步，为此可用CSYNC信号。在CSYNC 输入高电平时，8284的内部逻辑停止输出，之后，在 CSYNC变为低电平时，又重新 输出时钟信号。如果向多个接收同一 EFI输入的8284器件都输入同一 CSYNC信号， 1.55。则多CPU结构中的所有微处理器都会严格同步。有关的逻辑见图 1.55。 0 aD O 0 a D O 74 M 74J4 CIK CLIC 世刃武它畝$ I器件 的L7M隸入 * 送豹其它呂淤4盟 件的EM ? X 鬥丨55 多CPU808G久统站门的E t钟:可生逻讲 注意：不能让应该同步的各个 8284时钟发生/驱动器各用独立的晶体谐振器， 否则， 晶振频率的不可避免的微小差异将严重影响时钟信号的同步。你可以用一个晶振为某 个8284产生基频，再将此 8284的OSC输出作为其他 8284的EFI输入。 8086要求其RESET（复位）输入与时钟逻辑同步。8284从/RES引线接收异步 RESET 输入，产生8086所需的同步 RESET输出。相应的逻辑见图 1.54，时序图见本章末尾 的数据表。 8284的/RES输入不需要陡峭的跳变。/RES输向8284里的Schmit触发器而产生 RESET输出。/RES可以接受和缓冲低到高电平变化。 前面已介绍过外部逻辑如何通过在 T3和T4之间插入等待时钟周期来扩充总线周 期。图1.39说明了 8086总线控制器中控制等待状态的 READY输入。如图1.39所示， 80