数字电子技术与应用5时序逻辑电路分析、设计及其应用.pptVIP

3. 同步十进制计数器由T’触发器构成的同步十进制加法计数器如图5.20所示。图5.20 同步十进制加法计数器 将驱动方程代入JK触发器特性方程，可得到其状态方程： 根据状态方程可列出状态转换表，如表5.8所示。表5.8 状态转换表 由状态表可得出其状态转换图如图5.21所示。将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。图5.21状态转换图时序图如图5.22所示。 同步十进制减法计数器如图5.23所示，其工作原理读者可自行分析。其中B为借位输出。图5.23 同步十进制减法计数器 4.集成同步计数器集成同步计数器种类较多，常见的有74LS160（4位10进制，异步清零）、74LS161（4位2进制，异步清零）、74LS162（4位10进制，同步清零）、74LS163（4位2进制，同步清零）、74LS190（4位10进制加/减可逆式）、74LS191（4位2进制加/减可逆式）、74LS192（4位10进制双时钟可逆式）、74LS193（4位2进制双时钟可逆式）等。 ）二进制同）步加法计数器74LS161/163 图5.24二进制同步加法计数器74LS161 )引脚排列图 (b) 逻辑功能示意图 二进制同步加法计数器74LS161芯片引脚排列图及逻辑功能示意图如图5.24所示。 （1） =0时异步清零。 （2） =1、 =0时同步置数。 （3） = =1且ET=EP=1时，按照4位自然二进制码进行同步二进制计数。 （4） = =1且ET=EP=0时，计数器状态保持不变。 74LS161功能表如表5.9所示。 74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。 表5.9 74LS161功能表 74LS161功能表如表5.9所示。74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。 表5.9 74LS161功能表  2）二进制同）步可逆计数器74LS191 二进制同步可逆计数器74LS191芯片如图5.25所示。 是加减计数控制端； 是使能端； 是异步置数控制端；D0~D3是并行数据输入端；Q0~Q3是计数器状态输出端；CO/BO是进位借位信号输出端； 是多个芯片级联时级间串行计数使能端， ＝0，CO/BO＝1时， ＝CP，由端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。 74LS191功能表如表5.9所示。图5.25二进制同步可逆计数器74LS191)引脚排列图 (b) 逻辑功能示意图 表5.9 74LS191功能表74LS190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。 表5.10 74LS193功能表 CR是异步清零端， 高电平有效； 是异步置数端， 低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端； D0~D3是并行数据输入端；Q0～Q3是计数器状态输出端； 是进位脉冲输出端； 是借位脉冲输出端；多个74LS193级联时，只要把低位的端 、 端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起， 端连接在一起，就可以了。 74192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。 5.2.3 集成计数器的应用1. 利用集成计数器构成N进制计数器 利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器。 用同步清零端或置数端归零构成N进置计数器 解题步骤如下： ①写出状态SN-1的二进制代码。 ②求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。 ③画逻辑电路图。 【应用实例5.3】 用74LS163来构成一个十二进制计数器。解：74LS163为4位集成二进制同步加法计数器，引脚及功能如图5.27所示 图5.27 74LS163示意图 (a)引脚排列图 (b) 逻辑功能示意图 =0时同步清零； =1、 =0时同步置数； = =1且ET=EP=1时，按照4位自然二进制码进行同步二进制计数； = =1且ET=EP=0时，计数器状态保持不变；D0~D3数