可编程逻辑器件设计及应用实验报告.docx

可编程逻辑器件设计及应用实验报告 Harbin Institute of Technology 可编程逻辑器件设计及应用 实验报告 实验一：电路图方法设计： 异步16分频 实验内容 1、熟悉ISE M的安装及使用 2、 熟悉电路图方式的输入方法; 3、 熟悉ISE环境下的波形仿真 4、 学习SIE安装过程 5、建立一个新的工程（cpld 9500系列） 输入电路图异步16分频，如图1-1所示: 图1-1 二实验结果 1、异步16分频电路图如图1-2所示: 图1-22、建立测试波形方法仿真激励图形，如图 图1-2 2、建立测试波形方法仿真激励图形，如图 1-3所示: 图1-3 3、 引脚约束条件如下： NET CLK LOC = P6; NET CLR LOC = P7; NET O1 LOC = P42; NET O2 LOC = P37; NET O3 LOC = P40; NET O4 LOC = P39; 图1-44、 最终仿真结果如图1-4,1-5所示: 图1-4 三实验结果讨论分析 通过本次试验，初步掌握了 ISE的使用方法，通过ISE自带库文件完成电路的搭建，实现了对输入时钟的 2分频，4分 频，8分频和16分频，通过最终的试验验证得到了正确的试验结果。 指导教师签字: 实验二 电路图方法分层设计：全加器 一、实验内容 1、 建立一个新的工程（cpld 9500系列） 2、 建立一个独立的电路图（AII_ADD） 3、 输入电路图：一位全加器 4、建立测试波形方法仿真激励图形 图2-2波形仿真激励 5、 功能仿真 记录结果，分析正确性。 6、 生成电路模块 图2-3模块建立 7、 利用电路模块设计 8 位全加器，（新电路图或者顶层电路图） ADO AIL JWBJUX MU m ALFU ALL ADD ALL ADD AIL 图2-4 8位全加器（顶层电路图） 建立测试波形方法仿真激励图形 9、 z x x 址刁■■自厅 “ ? :j. *( ? re t y ** I A r a o 』“円 ?存- 二实验结果 一位全加器功能仿真结果： 尸尸pr ?口：swirpR ■■: 冒 ??BV 廉 KFR 釦F世蛊対円 出自t白卢 0 ■対* 4「岬 习*3 E ??： ii 樹 40 册 i T i i | T I u 9 4. UM ~；(UTVW fl 11 ffST3-i |T1 ■制琏RKX用冲 5~ 护 i1e a 图2-6 功能仿真结果 8位全加器功能仿真结果一（无进位） rnu|iH c 3K JL r: 』 ? i 一 一 1 ■Haw If mi ■ in? $； 帥;?工 w 相加TW iw 电二砒 X [L匕加 I ■爭啣耳 - : [严樹厲冲c* d cm亠mi is ? DESdiid I 4. C l* Ito] )r 3-tH ■ rji ■ BW |： MJ 图2-7 功能仿真结果 8位全加器功能仿真结果二（有进位） ： 5 * t ; l ：Uk S .U.Et , ti 沖 z 3 I M| :UK 二 u -1 CirntfSHfefkf1 ItelMin J I 20 U W Ml TDU 」 i 1 i i i i j i i oHWH ros iwj (mt ( na j^j： bk; 、 mi 題 触 i 护 拘 mi利 *ic(v ~T~ zj maOKI jiwrf-Ciol Ej 0 t聃需旳wd Tj \ JiWw d纳 1 i 」 i I I I i 1 L^n eH^.rv； Bl* ~? mF NO X 村 厂 *?3 )1 M3 —刺 图2-8 功能仿真结果 三实验结果讨论分析 ALL_ADD模块，在 ALL_ADD模块，在 实现此模块后进行仿真分析，确定无误后，运用 8个一位全加器实现实现 8位全加器，考虑进位。 在实验中进一步熟悉了软件的使用流程和具体的实际操作如操作总线结构等基本操作，可谓知行合一。 指导教师签字: 实验三 Verilog语言方法设计：8位全加器 一、实验内容 1、 建立一个新的工程（cpld 9500系列） 2、 建立一个 Verilog 模块（AII_ADD8） Gw■a r??h-u.詞 l^ivw Gw ■a r??h-u. 詞 l^ivw AIebtc - Dvfinn ■ ?3??■?■US.KEZ- ScMr-rra fx IfdirFm-al ^Tnlqrijm ? bJM r*3-L 口斗娜.F KlajuJ ltUjuJ-3 j?dpm lita) ■?■ ° Hu .i _ ” ￡j?m 比弘*^4耐 | 右 Lvfer，?h?4 二］hli IsLiArif Srari H Cfvil