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常用数字处理算法的 V ｅril ｏ ｇ实现 ———————————————————————————————— 作者 : ———————————————————————————————— 日期: 常用数字处理算法的 V ｅrilo ｇ实现 1. 加法器的 Veril ｏg 实现 ? 串行加法器 组合逻辑的加法器可以利用真值表 , 通过与门和非门简单地实现。假设 和 表示 两个加数， 表示和， 表示来自低位的进位， 表示向高位的进位。每个全加器 都执行如下的逻辑表达式 : 这样可以得到加法器的一种串行结构。因此 , 式(2 ．1) 所示的加法器也被称为串 行加法器。如图 2-2 ０给出了一个 4 位串行加法器的结构示意图。 图 2-2 ０ 串行加法器的结构示意图 在无线通信的信号处理中 , 常常要用到多位数字量的加法运算。如果用串行 加法器实现 , 速度较慢 , 而并行加法器就能满足要求， 并且结构并不复杂。 现在普 遍使用的并性加法器是超前进位加法器 , 只是在几个全加器的基础上增加了一个 超前进位形成逻辑，以减少由于逐步进位信号的传递所造成的时延。图 2-21 给 出了一个 4 位并行加法器的结构示意图。 图 2 －21 串行加法器的示意图 ?在４位并行加法器的基础上， 可以递推出 16 位、3 ２位和６4 位的快速并行加法 器。 ? 流水线加法器 在使用了并行加法器后 , 仍旧只有在输出稳定后才能输入新的数进行下一次计算 , 即计算的节拍必须大于运算电路的延迟；此外 , 许多门级电路和布线的延迟会随 着位数的增加而累加 , 因此加法器的频率还是受到了限制。但如果采用流水线， 就有可能将一个算术操作分解为一些小规模的基本操作 , 将进位和中间值存储在 寄存器中，并在下一个时钟周期内继续运算 , 这样就可以提高电路的利用效率。 将流水线规则应用于Ｆ PGA中, 只需要很少或根本不需要额外的成本。这是因为 每个逻辑单元都包含两个触发器，大多数情况下这两个触发器或者没有用到 , 或 者用于存储布线资源， 那么就可以利用其来实现流水线结构。 如果采用了流水线 后，加法器的速度仍然不能满足需要的话 , 可以采用第３章中将会提到的串并转 换来进一步提高计算的并行度。 由于一个 slice 中有两个触发器，还需要有 1 个触发器来作为进位输出 , 那 么采用 级流水线 , 就可以构造一个最大位数为 位的加法器。 ?下面给出一个 16 位流水线加法器的代码。 例２ - ２4 16 位 2 级流水线加法器的Ｖ eril ｏg 设计 moｄule ａdder １6_2(cout ,sum ,cl ｋ , ｃina ,cin ｂ ,cin ） ; ｉnp ｕt [ １5 :0 ］ｃｉ na ,ci ｎb ;