DDR4设计概述以及分析仿真案例.pdfVIP

DRAM （动态随机访问存储器）对设计人员特别具有吸引力，因为它提供 了广泛的性能， 用于各种计算机和嵌入式系统的存储系统设计中。 本文概括阐述 了 DRAM 的概念，及介绍了 SDRAM 、DDR SDRAM 、DDR2 SDRAM 、DDR3 SDRAM 、DDR4 SDRAM 、DDR5 SDRAM 、LPDDR 、GDDR 。 DRAM DRAM 较其它内存类型的一个优势是它能够以 IC （集成电路）上每个内存 单元更少的电路实现。 DRAM 的内存单元基于电容器上贮存的电荷。典型的 DRAM 单元使用一个电容器及一个或三个 FET （场效应晶体管）制成。典型的 SRAM （静态随机访问内存）内存单元采取六个 FET 器件，降低了相同尺寸时 每个 IC 的内存单元数量。与 DRAM 相比， SRAM 使用起来更简便，接口更容 易，数据访问时间更快。 DRAM 核心结构由多个内存单元组成，这些内存单元分成由行和列组成的 两维阵列（参见图 1）。访问内存单元需要两步。先寻找某个行的地址，然后在 选定行中寻找特定列的地址。换句话说，先在 DRAM IC 内部读取整个行，然后 列地址选择 DRAM IC I/O （输入/ 输出）针脚要读取或要写入该行的哪一列。 DRAM 读取具有破坏性，也就是说，在读操作中会破坏内存单元行中的数 据。因此，必需在该行上的读或写操作结束时，把行数据写回到同一行中。这一 操作称为预充电， 是行上的最后一项操作。 必须完成这一操作之后， 才能访问新 的行，这一操作称为关闭打开的行。 编辑版 word 对计算机内存访问进行分析后表明， 内存访问中最常用的类型是读取顺序的 内存地址。这是合理的， 因为读取计算机指令一般要比数据读取或写入更加常用。 此外，大多数指令读取在内存中顺序进行，直到发生到指令分支或跳到子例程。 图 1. DRAMs 内存单元分成由行和列组成的两维阵列 DRAM 的一个行称为内存页面，一旦打开行，您可以访问该行中多个顺序 的或不同的列地址。 这提高了内存访问速度， 降低了内存时延， 因为在访问同一 个内存页面中的内存单元时，其不必把行地址重新发送给 DRAM. 结果，行地址 是计算机的高阶地址位， 列地址是低阶地址位。 由于行地址和列地址在不同的时 间发送，因此行地址和列地址复用到相同的 DRAM 针脚上，以降低封装针脚数 量、成本和尺寸。一般来说，行地址尺寸要大于列地址，因为使用的功率与列数 有关。 编辑版 word 早期的 RAM 拥有控制信号，如 RAS# （行地址选择低有效）和 CAS# （列 地址选择低有效），选择执行的行和列寻址操作。其它 DRAM 控制信号包括用 来选择写入或读取操作的 WE# （写启动低有效）、用来选择 DRAM 的 CS# （芯 片选择低有效）及 OE# （输出启动低有效）。早期的 DRAM 拥有异步控制信号，并有各种定时规 范，涵盖了其顺序和时间关系，来确定 DRAM 工作模式。 早期的 DRAM 读取周期有四个步骤。第一步， RAS# 与地址总线上的行地 址变低。第二步， CAS# 与地址总线上的列地址变低。第三步， OE# 变低，读