74ls161做12进制计数器.pdfVIP

学生实验报告 实验名称 ：用 74LS161 设计同步 12 进制计数器 学生姓名： 班级： 学号： 指导老师： 贾默伊 同组人： 成绩： 一、实验目的及要求 : 1. 实验目的： (1) 熟悉利用 Quartus Ⅱ的原理图输入方法设计组合电路。 (2) 学会对实验板上的 FPGA/CPLD进行编程下载。 (3) 硬件验证自己的设计项目。 2. 实验要求： (1) 要求所设计的电路有三个输入端： en: 使能端，高电平有效； clear: 端，清零端，低电平有效（清零） ； clk: 脉冲输入端。 (2) 五个输出端： q3--q0: 计数状态端； cout: 进位输出端，当计到十进制数 12 时，cout =1 。 (3) 要求对所设计的电路仿真。 (4) 下载到实验板上。 二、实验原理： 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路， 计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和 控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制 门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这 些触发器有 RS触发器、 T 触发器、 D触发器及 JK 触发器等。 按照计数器中的触发器是否同时翻脉冲信号分类，可将计数器分为同步 计数器和异步计数器两种。同步计数器是指计数器内各触发器共同使用同 一个输入的时钟，在同一个时刻翻转，计数速度快。异步计数器是指计数 器内各触发器的输入时钟信号的来源不同，各电路的翻转时刻也不一样， 因此计数速度慢。 74LS161是 4 位二进制同步加法计数器， 除了有二进制加法计数功能外， 还具有异步清零、同步置数、保持等功能。 三、实验步骤： ⒈原理图输入 在 Quartus Ⅱ软件界面下，在 .bdf 文件中输入原理图如下： 批阅老师 ： 年 月 日 第 页 共 页 学生实验报告 依次进行编译、综合、适配等步骤。 ⒊建立波形文件并对其进行仿真，其中功能仿真图形如下： 其时序仿真图形如下： 批阅老师 ： 年 月 日 第 页 共 页 学生实验报告 四、实验说明： 74161 是一个同步置数、异步清零的 16 进制计数器，在输出为 11 时触 发 LD 端，在下一个脉冲即可回到 0 的状态，同时，在在输出为 11 时，输 出 cout =1 ，可以实现利用 LD端实现同步 12 进制计数器。 批阅老师 ： 年 月 日 第 页 共 页