基于FPGA的数字频率计设计.pdfVIP

文档收集于互联网，已重新整理排版.word版本可编辑.欢迎下载支持. 基于FPGA的数字频率计设计-机电论文 基于 FPGA的数字频率计设计 荆科科 （郑州城市职业学院，河南新密 452370 ） 【摘 要】设计是以FPGA为处理模块，以VHDL做为描述语言。20MHz的 晶振做为主时钟，外部两个按键分别是使能按键和复位按键，便于进行人工控制。 该设计通过直接测量的方法对被测信号的频率进行检测并显示。详细介绍了系统 的各个设计模块，并对调试过程进行说明。该设计可以做成便携式手持设备用于 测量手机中的实时时钟信号频率，还可以对音频信号的频率进行检测。 关键词 FPGA；频率计；VHDL ；模块设计；元件例化 ０ 引言 频率计是根据其应用来设计的。频率计数器最常见的应用是确定发射机和接收 机的特性。发射机的频率必须进行检验和校准，才能符合有关规章制度的要求。 频率计数器能对输出频率和一些关键的内部频率点（如本振）进行测量，查明无 线电发射时候是否满足技术指标。 频率计数器的另一些应用包括计算机领域，在此领域中的数据通信、微处理器 和显示器中都使用了高性能时钟。对性能要求不高的应用领域包括对机电产品进 行测量。本设计采用 FPGA作为控制核心，利用直接测量法对被测信号的频率进 行测量显示。 1 设计要求 1）设计4位十进制数字显示的频率计，其频率测量范围为10k—9999kHz ； ２）要求量程能够自动转换； 1文档来源为:从网络收集整理.word版本可编辑. 文档收集于互联网，已重新整理排版.word版本可编辑.欢迎下载支持. ３）当输入的信号小于10kHz时，输出显示全0 ；当输入的信号大于9999kHz 时，输出显示全F。 ２ 设计原理 本设计利用直接测量法进行测量计算，用一个频率稳定度高的频率源作为基准 时钟，对比测量其他信号的频率，也就是周期性的被测信号在单位时间内变化的 次数。 计数器是严格按照f＝N/T的定义进行测频，其对应的测频原理方框图如图1 所示。工作时间波形如图2所示。 频率计的系统主要由被测信号、计数器电路、锁存器电路、时分复用、译码显 示、时钟输入和分频电路组成 1文档来源为:从网络收集整理.word版本可编辑. 文档收集于互联网，已重新整理排版.word版本可编辑.欢迎下载支持. 2.1 整体设计思路 本设计以频率为20MH 的晶振作为主时钟，在设计中，需要用到的信号有频 率为5H 的闸门信号，25H 的按键消抖延时信号以及200H 的数码管动态显 示扫描信号；这三种信号由分频器产生。分频器产生的 5H 频率的信号传输到 计数器，计数器对闸门信号进行分析，在高电平期间计数器对被测信号的周期进 行计数，当闸门信号为低电平时停止计数，将记录的数据传输到锁存器。锁存器 对数据锁存后，计数器即可清零，为下一次计数做好准备。锁存器再将本次记录 的数据传输到显示模块，显示模块对待显示数据进行译码后输出到数码管进行显 示。计数器在正常工作状态下，不断记录新数据，最终传输到显示模块，使频率 计实时更新数据。现将每个模块的设计原理介绍如下。 2.2 计数器的设计 计数器的功能主要是在基准时间内对被测信号的周期进行计数如图3所示。 其中enable是使能信号，高电平有效。cp3是闸门信号；input是被测信号； reset是复位信号，低电平有效；play0～play3是4位 BCD显示输出，用于显 示0～9的数值；decimal是小数点输出位。 使能信号enable由外部按键控制，当为高电平时计数器开始对被测信号进行 1文档来源为:从网络收集整理.word版本可编辑. 文档收集于互联网，已重新整理排版.word版本可编辑.欢迎下载支持. 测量；复位信号reset同样由外部按键控制，当输入低电平时系统复位；闸门信 号cp3由经硬件描述语言编写的分频器对外部20M晶振进行分频产生，cp3是 周期为 0.2s 的方波信号；计数器正常工作时，当检测到外部有被测信号 input 输入时启动计数功能；在闸门信号cp3的高电平时段内即0.1s对被测信号计数。 计数器内部含有数据存储单元 play0～play3，将单位时间内检测到的被测信号