数字集成电路设计第四讲PLD与Verilog.pptVIP

* 计算公式： Tclock = Tclock-Q-max +Tlogic-max +Tsetup-max + Tskew 时序裕度slack=需要数据到达的时刻-数据实际到达的时刻 当slack为正时，表示电路时钟周期比不等式右边的总和要大，不等式满足，数据就能正确地被触发器采集； 反之，当slack为负，表示时钟周期比不等式右边的总和要小，（即数据实际到达的时刻比需要达到的时刻晚），数据不能正确地被采集到，这种情况就叫做建立时间违背 setup time volations。 本例中时序裕度slack=4.5ns-3.93ns=+0.57ns，因此数据能够正确的被打入时序单元，建立时间没违背。 例：分析建立时间是否违背？ 第一百五十四页，共二百三十页。 * 例：分析建立时间是否违背？ 如果把本例的已知条件时钟周期改为4ns(即时钟频率更高f=250MHz)，其它条件均不变，建立时间又是否违背呢？ 第一百五十五页，共二百三十页。 * 7.3.3　概念：保持时间违背 左边DFF1是发送触发器，右边DFF2 是接收触发器， Thold-max + Tskew = Tclock-Q-min +Tlogic-min 第一百五十六页，共二百三十页。 * 4.1　连续/持续赋值 4.2　过程块与always块@(敏感量)解释 4.3　阻塞赋值和非阻塞赋值 4.4　过程块内部使用的条件语句 4.5　过程块内部使用的循环语句 4.6　function和task的了解 主要内容 第一百五十七页，共二百三十页。 * 4.1　连续/持续赋值 知识点： 4.1.1　基本语法 4.1.2　电路刷新动作的理解 4.1.3　连续赋值语句使用举例 4.1.4　连续赋值的目标类型 4.1.5　连续赋值语句的并行执行情况 4.1.6　连续赋值语句的线与问题 4.1.7　连续/持续赋值语法总结 第一百五十八页，共二百三十页。 * 4.1.2　电路刷新动作的理解 module mux2to1 (out, a, b, sel); input a, b, sel; output out; wire out; assign out=(sel)?b:a; endmodule 为什么不可以去掉assign ，直接使用out=(sel)?b:a; 赋值？ //去掉assign好像也可以描述相同的电路功能。 第一百五十九页，共二百三十页。 * module mux2to1 (out, a, b, sel); input a, b, sel; output out; wire out; assign out=(sel)?b:a; endmodule 答案：去掉assign是可以描述电路功能。但是无法模拟出电路的不断刷新的动作。 所以采用保留字assign，来模拟表达式左边信号out，随右边表达式信号sel、a或者b的变化，而不断刷新的动作！ 第一百六十页，共二百三十页。 * 连续赋值语句如何刷新呢? assign out=(sel)?b:a; 在上面的例子中，只要右边信号sel或a或b的值发生了改变，EDA工具提取assign保留字，映射成左边信号out能及时反应最新的逻辑结果。 用assign赋值 反应出这种不断刷新的过程，让建模语句的描述与实际电路工作情况吻合！ 第一百六十一页，共二百三十页。 * wire buserr, z; 例1： assign buserr = Parity| (One OP) ; 例2： assign z= (A|B) (C|D) (E|F) ; 例2中，只要右边的信号A、B、C、D、E或F的值变化，右边整个表达式的逻辑将被刷新，结果Z将刷新为最新值。 4.1.3　连续赋值语句使用举例 第一百六十二页，共二百三十页。 * 　在下一个例子中，目标是一个向量线网和一个标量线网的拼接结果。 例3： wire Cout, Cin ; wire [3:0] Sum, A, B; . . . assign {Cout, Sum} = A + B + Cin; 　因为A和B是4位宽，加操作的结果最大能够产生5位结果。左端表达式的长度指定为5位(Cout 1位，Sum 4位)。赋值语句因此促使右端表达式最右边的4位的结果赋给Sum，第5位(进位)赋给Cout。 第一百六十三页，共二百三十页。 * 正确