基于FPGA的等效时间采样原理的实现.docxVIP

PAGE 1 PAGE 1 基于FPGA的等效时间采样原理的实现 在电阻抗多频及参数成像技术中正交序列数字解调法的抗噪性能对信号每周期的采样点数打算，采样点数越多，抗噪性能越高。当采样信号频率很高时，为了在被采样信号的一周期内多采样，就需要提高采样时钟的频率，但是由于系统的ADC 器件时钟速率并不能达到要求的高频速率或者存储处理速度等不能满意要求因此我们可以采纳低速ADC 器件通过等效时间采样来对宽带模拟信号进行数据采集从而使系统易于实现。1 等效时间采样原理等效时间采样技术是把周期性或准周期性的高频、快速信号变换为低频的慢速信号。在电路上只对取样前的电路具有高频的要求，大大降低采样变换后的信号处理、显示电路对速度的要求，简化了整个系统的设计难度。等效时间采样分为挨次采样（sequential equivalent sampling）、随机采样（random equivalent sampling） 以及结合这两种方式的混合等效采样（compound equivalent sampling）。在下面我将介绍等效时间采样中的混合时间采样，对于周期性信号的等效时间采样如图1（a）所示。在周期中的横轴（时间）的第2 与第6 处的时钟上升沿对模拟信号进行采样，图中的箭头表示采样时刻。在一个周期中可以采集两个点，紧接着在其次个周期横轴的第11与第15 处的时钟上升沿对模拟信