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《Verilog HDL 数字系统设计》课程教学大纲
一、 课程简介
课程中文名 Verilog HDL 数字系统设计
课程英文名 The design of verilog HDL digital system
课程代码 412W09A 课程学分 2 总学时数 51
□通识课程 □线上
□学科基础课 □必修 线下
课程类别 专业课 课程性质 选修 课程形态 □线上线下混
□实验实践课 □其他 合
□其他 □其他
闭卷 □开卷 □一页开卷 □面试 □口试 □答辩
考核方式
□论文 □报告 □大型作业 □课程作品 □其他
开课基层教
开课学院 物理科学与技术学院 微电子科学与工程系
学组织
面向专业 微电子科学与工程 开课学期 4.1
课程负责人 审核人
先修课程 “《SoC 设计基础》、《高级语言程序设计 C-3》、《CMOS 数字集成电路》”
后续课程 无
课程网址 无
本课程是微电子科学与工程专业选修课程。学习本课程，至
少必须有一门计算机语言的学习基础 （如 C 程序设计），最好也有
电路相关课程（模拟电路、数字电路、电路基础）的学习基础。
本课程从 Verilog 的基本知识开始，首先介绍 Verilog 的特点和
课程简介
使用 Verilog 的数字系统的设计流程，之后详细介绍了 Verilog 语法
的基本概念，包括模块的结构、数据类型、变量、基本运算符号、
运算符等，具体介绍了各种常用语句，包括赋值语句、结构说明
语句、条件语句、循环语句、块语句、生成语句、结构语句、函
数语句等。在讲述完语法知识之后，开始学习具体的使用 Verilog
的设计和验证数字系统，首先从简单的纯组合逻辑模块开始，然
后进一步尝试复杂数字系统的构成和同步状态机的设计，最终完
成复杂时序逻辑电路的设计。在具体的设计和验证过程中，需要
利用计算机机房的相关软硬件，学习使用 ModelSim 和 Quartus II
软件，并用其完成 Verilog 的仿真。
（英文）
二、 课程目标
表 1 课程目标
序号 具体课程目标
课程目标 1 肩负起民族复兴重担，从自身做
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