DSP课件第二章TMS320LF240x硬件结构.pptVIP

第2章  TMS320LF240x硬件结构;2.1.1 CPU;64 K字程序存储器、64 K字数据存储器以及64 K字I/O空间。;2.1.3 指令系统;2.1.4 片内外设;采用高性能静态CMOS技术，供电电压为3.3V。 可用IDLE指令进入低功耗模式。;具有符合IEEEll49.1标准的在片仿真接口（JTAG）。 ;2.1.7 速度;2.2 TMS320LF240x的总线结构;采用各自独立的数据地址总线分别用于数据读DBAB和数据写DWAB，因此，CPU的读写可在一个周期内进行。 独立的程序空间和数据空间允许CPU同时访问指令和数据。 ;2.3.1内部结构框图;CPU功能结构图;2.3.2输入比例部分;2.3.3乘法部分;2.3.4中央算术逻辑部分;中央算术逻辑单元 功能：进行各种算术逻辑运算，包括16位加、减、布尔逻辑操作、位测试、移动和循环。 特点：大部分运算只需一个时钟周期;累加器 功能：存放CALU的操作结果，并可对其进行单比特移动或循环。将结果输出到中央算术逻辑单元（CALU）或输出到数据比例移位器。 与累加器有关的状态位有：; 进位标志位（C）：位于ST0第9位 加到累加器或从累加器减 当C=0，减结果产生借位或加结果未产生进位时 当C=1，减结果未产生借位或加结果产生进位时 将累加器数值移1位或循环移1位 在左移或循环左移时，累加器的最高有效位被送到C；在右移或循环右移时，累加器的最低有效位被送到C。;溢出方式位（OVM） ：位于ST0第11位 当累加器处于溢出方式（0VM=1）并且有溢出发生时，若为正溢出，累加器被填充以最大正数7FFF FFFFh;若为负溢出，累加器被填充以最大负数8000 0000h。OVM=0时，累加器中的结果正常溢出。 3. 溢出标志位（OV）：位于ST0第12位 当未检测到累加器溢出时，OV=0，未被锁存；当溢出发生时， OV=1且被锁存。;2.3.5辅助寄存器算术单元（ARAU）; 运算功能 将辅助寄存器的值加1或减1。 将AR0的内容与当前AR的内容比较，结果影响TC位ST1的测试/控制位。 辅助寄存器可用做暂存单元或软件计数器。 ;2.3.6状态寄存器ST0和ST1;状态寄存器ST0;OVM：溢出模式位 决定ACC算术运算溢出的情况。当累加器处于溢出方式（0VM=1）并且有溢出发生时，若为正溢出，累加器被填充以最大正数7FFF FFFFh;若为负溢出，累加器被??充以最大负数8000 0000h。 0VM=0时，累加器中的结果正常溢出。用SETC OVM或CLRC OVM可将该位置1或清0。LST指令可修改OVM。 INTM：中断模式位 用来允许（INTM=0）或禁止（INTM=1）所有的可屏蔽中断。用SETC OVM或CLRC OVM可将该位置1或清0。LST指令不影响OVM位。;DP：数据页面指针 当使用直接寻址方式时，DP存放存储器的数据页，DP与指令代码的最低7位构成16位存储器地址。;状态寄存器 ST1;TC：测试/控制状态位 TC在以下情况下置1：由BIT或BITT测试的位是1时；被CMPR测试的当前AR和AR0之间的比较条件成立时；用NOMR指令测试时，累加器最高两位异或结果为1时。LST指令可改变TC值。 SXM：符号扩展模式位 SXM=0，不扩展； SXM=1，移位时进行符号扩展。 SETC SXM或CLRC SXM 可将该位置1或清0，通过LST指令可对其加载，复位时SXM =1。 ; C：进位位 C=0，减有借位或加无进位； C=1，减无借位或加有进位。累加器的值循环移动：左移时，最高位进入C；右移时，最低位进入C。SETC C或CLRC C 可将该位置1或清0，通过LST指令可影响C，复位时C =1。 XF：XF引脚状态位 SETC XF或CLRC XF 可将该位置1或清0，通过LST指令可对修改XF，复位时XF =1。; PM：乘积移位模式 PM决定PREG的值在送往CALU或数据存储器时如何进行移位。 PM=00：乘法器的32位乘积不经移位送至CALU或数据存储器； PM=01：乘位寄存器左移1位，最低有效位填0； PM=10：乘位寄存器左移4位，最低有效位填0； PM=11：乘位寄存器右移6位，且进行符号扩展。;2.4.1存储器概述; 上述224K字包括一定数量的片内存储器、外部存储器和I/O设备。 TMS320LF240x以改进的哈佛结构为基础，存储空间为3组16位的并行总线访问：程序地址总线（PAB）、数据读地址总线（DRAB）、数据写地址总线（DWAB）。;片内双访问存储器（DARAM） 544字的DARAM可以在