实验三：基本逻辑电路综合设计1.docxVIP

实验目的和要求 通过用VHDL设计分频器、计算器、译码器及原理图设计一个10进制（或16进制）的计数显示译码器，掌握使用VHDL输入方式，进行FPGA/CPLD电路设计的方法。并在FPGA开发板上显示功能。 熟悉分频器、计算器、译码器的功能。 进一步熟悉Quartus II集成开发系统的使用。 熟悉ALTERA开发板的基本使用。 实验内容和原理 实验内容：通过用VHDL设计分频器、计算器、译码器及原理图设计一个10进制的计数显示译码器 实验原理：通过使用vhdl编程设计分频器、计数器、译码器，分别进行编译，然后生成原理图符号，在原理图中进行连接，最后下载到实验板中，观察功能是否实现。 实验步骤及结果 计数器 分频器 BCD译码器 10进制的计数显示译码器原理图 引脚分配 编译结果 讨论和心得 在这次实验中，可以把一个10进制的计数显示译码器分成三个部分，分频器、计数器、译码器，分别分频器、计数器、译码器对进行编译，创建波形图观察功能是否实现，再把每个部分生成原理图符号，最后在原理图中将每个部分连接起来，并通过手册对每个输入输出进行管脚分配，最后在实验板上观察功能是否实现。对每个部分进行编译，观察仿真图，可以保证每个部分的正确性，以免最后实验出错不知道那个地方出错。