8位16进制频率计设计.docxVIP

PAGE PAGE 3 实验六：8 位十六进制频率机设计 — 实验目的： 设计 8 位 16 进制频率计，学习较复杂的数字系统设计方法。二 实验原理： 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为 1 秒的输入信号脉冲计 数允许的信号；1 秒计数结束后，计数值被锁入锁存器，计数器清 0，为下一测频计数周期作好准备。测频控制信号可以 由一个独立的发生器来产生，即图 7-34 中的 FTCTRL。根据测频原理，测频控制时序可以如图 7-33 所示。 设计要求是：FTCTRL 的计数使能信号CNT_EN 能产生一个 1 秒脉宽的周期信号，并对频率计中的 32 位二进制计数器 COUNTER32B（图 7-34）的ENABL 使能端进行同步控制。当CNT_EN 高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号 LOAD 的上跳沿将计数器在前 1 秒钟的计数值锁存进锁存器REG32B 中，并由外部的16 进制 7 段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清 0 信号而不断闪烁。锁存信号后，必须有一清0 信号RST_CNT 对计数器进行清零，为下 1 秒的计数操作作准备。 三 实验内容： 1：分别仿真测试模块例 7-7、例 7-8 和例 7-9，再结合例 7-10 完成频率计的完整设计和硬件实现，并给出其测频时序波形及其分析。建议选实验电路模式 5；8 个数码管以16 进制形式显示测频输出；待测频率输入FIN 由 clock0 输入，频率可选 4Hz、256HZ、 3Hz...50MHz 等；1HZ 测频控制信号CLK1HZ 可由clock2 输入(用跳线选 1Hz)。注意，这时 8 个数码管的测频显示值是 16 进制的。 2：参考例3-22，将频率计改为8 位 10 进制频率计，注意此设计电路的计数器必须是8 个 4 位的 10 进制计数器，而不是 1 个。此外注意在测频速度上给予优化。3：用LPM 模块取代例 7-8 和例 7-9，再完成同样的设计任务。四 实验步骤： 实验程序如下 测频控制电路程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY FTCTRL IS PORT (CLKK : IN STD_LOGIC; -- 1Hz CNT_EN : OUT STD_LOGIC; -- 计数器时钟使能 RST_CNT : OUT STD_LOGIC; -- 计数器清零 Load : OUT STD_LOGIC ); -- 输出锁存信号 END FTCTRL; ARCHITECTURE behav OF FTCTRL IS SIGNAL Div2CLK : STD_LOGIC; BEGIN PROCESS( CLKK ) BEGIN IF CLKKEVENT AND CLKK = 1 THEN -- 1Hz 时钟 2 分频 Div2CLK = NOT Div2CLK; END IF; END PROCESS; PROCESS (CLKK, Div2CLK) BEGIN IF CLKK=0 AND Div2CLK=0 THEN RST_CNT=1;-- 产生计数器清零信号 ELSE RST_CNT = 0; END IF; END PROCESS; Load = NOT Div2CLK; CNT_EN = Div2CLK; END behav; 32 位锁存器程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG32B IS PORT ( LK : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END REG32B; ARCHITECTURE behav OF REG32B IS BEGIN PROCESS(LK, DIN) BEGIN IF LKEVENT AND LK = 1 THEN DOUT = DIN; END IF; END PROCESS; END behav; 32 位计数器程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY COUNTER32B IS PORT (FIN : IN STD_LOGIC; -- 时钟信号 CLR : IN STD_LOGIC;