数电填空选择【范本模板】.docVIP

1.（56）10=1110002=38 162. （48。5）10=10010003.（8C）16=100011002 4.（1110.0111)2 =16。348 E。716 5.（10010）2=1810 NN6.(19) 10=100112 7.(F6。A）16=246。625101012。 9. （32.5）10=10000010.(35）10=100011211 。（38。5）10 =100110。12 12.(1F6) 16=50210 13（1001.0101） =9。5 14(3D 。BE）=111101。1011111 15.（10100） =20 2 16 16 2 2 10 16.用8位二进制补码表示以下十进制数 ①+28=2 ②—28=2 1。YABAC BC的最小项之和的形式为：Y∑m（2,4,5，6) 关于与非门电路，若将电路剩余的输入引脚接高电平，电路的逻辑关系不受影响。 3。逻辑表达式Z=A’BC+AC+B’C的最小项之和的形式是：Z∑m(1,3，5,7). 4.以下图逻辑图，逻辑表达式F=B’. A 0 1  1 34 26 5  F B 5。Z=AB+AC的最小项表达式Z∑m(5，6，7）. 6。Z=AB+AC+BC的最小项表达式Z∑m(3,5，6，7）。 7。若只有输入变量A、B取值不一样时，输出F=1，则其输入与输出的关系是 B 。 A．F=A⊙B B ．FAB C．F=A+B D．F=AB 8.若只有输入变量 A、B取值同样时，输出F=1,则其输入与输出的关系是 A 。 A．F=A⊙B B ．FAB C．F=A+B D．F=AB 9。FAC BC AB的最小项表达式F∑m(3，4，5,6，7）. 10。逻辑表达式Y ABC+ACD+ABD的最小项之和的形式是Y∑m（3，5,7,12 ，13）。 以下图逻辑图，逻辑表达式F=B’ 12..逻辑图和输入 AB的波形以下图 , 剖析F为“ 0 的时刻应是 C. , t t  1 2 C。t3 三变量全部最小项之和是1 躁声容限是指在保证输出高低电平，基本不变的条件下，输入同意的高低电平颠簸范围。 2。关于与非门电路，若将电路剩余的输入引脚接高电平,电路的逻辑关系不受影响。 3。写出以下图各电路在以下两种状况下的输出信号逻辑表达式 1)电路器件均为CMOS电路Y1=Y3=A2）.电路器件均为TTL门电路Y1=0Y3=A A B  A A 1 9Y1 B 2 8 10K  A 1 3Y3 2 10K(b) 关于TTL门电路,输入端经过电阻接地,当R〈680Ω时,输入端相当逻辑低电平；当R〉4。7KΩ时输入端相当逻辑高电平；输入端悬空时，输入端相当于逻辑高电平。 TTL三态输出“与非”门电路的输出状态有：高电平，低电平，高阻态 6。图示CMOS门电路Y1输出高电平,Y2输出低电平。 VIL VIH Y1 Y2 10K 51 7．图示TTL门电路Y3输出低电平,Y4输出低电平。 Vcc VIH 悬空 Y4 Y3VIH 8。图示各门电路都是74HC系列的CMOS电路，Y1输出高电平；Y2输出低电平. VIL A 1 A 3Y1 VIH 10K 1 Y2 2 3 10K 2 9。三态门的输出有高电平、低电平、高阻态状态。 10。TTL三态输出“与非”门电路的输出比TTL“与非门电路多一个状态是（C） A.高电平B.低电平C.高阻D。以上各项都不是 11。关于与非门电路，若将电路剩余的输入引脚接高电平，电路的逻辑关系不受影响。 12。。写出图1所示电路的输出逻辑逻辑函数式F=ABC’F=A⊙B 13。“与非”门的一个剩余输入端接高电平，将不影响门电路的逻辑功能.“或”门的一个剩余输入端接低电平,将不影响门电路的逻辑功能. 14。使用CMOS门时，剩余的输入端不可以悬空 数字电路中三极管一般工作于截止区和饱和区，而放大区不过一种过分状态 17.集电极开路输出的门电路叫做OC门。 18.TTL门电路基本开关元件是双极性三极管 能实现线与逻辑的电路是OC门和OD门 1。组合逻辑电路中，随意时刻的的输出不过取决于当时的输入与本来的状态没关。 2。在以下逻辑电路中，不是组合逻辑电路的是D。 A。译码器B.编码器C.全加器D.存放器 3.逻辑状态表以下所示，指出能实现该功能的逻辑零件是（C） A。十进制译码器 B. 二进制译码器 C.二进制编码器 D 。以上各项都不是 4.逻辑状态表以下所示，指出能实现该功能的逻辑零件是 (B ） A。十进制译码器 B. 二进制译码器 C. 二进制编码器 D. 以上各项都不是 输入 输出 输 入 输 出 D C B A Y