时序逻辑电路的分析和设计.pptVIP

第6章 时序逻辑电路的分析和设计; 1. 数字电路按照功能可分为两类： 组合逻辑电路 时序逻辑电路 2. 组合逻辑电路的特点： 逻辑门电路是其根本单元，它在某一时刻的输出状态仅由该时刻的输入信号状态决定。电路无记忆功能！ 3. 时序逻辑电路的特点： 触发器是其根本单元，它在某一时刻的输出状态不仅与该时刻的输入信号有关, 还与电路原来的状态有关。电路具有记忆的特点。;第6章 6.1;第6章 6.1;第6章 6.1;第6章 6.1;第6章 6.1;第6章 6.2;第6章 6.2;第6章 6.2;第6章 6.2;第6章 6.2;第6章 6.2;第6章 6.2;第6章 6.2;第6章 6.2;例3 分析以下图的时序逻辑功能;例4 分析以下图的时序逻辑功能;第6章 6.3;第6章 6.3;第6章 6.3;第6章 6.3;第6章 6.3;第6章 6.3;第6章 6.3;第6章 6.3;第6章 6.3;第6章 6.3;第6章 6.3;改变无关项的取值，不行再修改编码甚至触发器的类型。;第6章 6.3;第6章 6.3;第6章 6.2;第6章 6.1;第6章 6.2;PSPICE 仿真电路;PSPICE 仿真结果;第6章 6.2;6.5 假设干典型时序逻辑集成器件;第6章 6.5;第6章 6.5;串行 输出;Q0 Q1 Q2 Q3 CP;2. 双向移位存放器;3. 中规模双向移位存放器;1;将移位存放器中的串行输入/串行输出局部的首尾相接可构成 ——循环移位存放器； 当作为计数器使用时，就是环形计数器;例题：;6.5.2 计数器;6.5.2.1 二进制计数器;状态图;2、二进制异步减计数器;时序图;分析以下计数器〔下降沿型〕;总结：用于分析和设计;组成计数器的触发器个数为n，那么计数器的模M=2n; 第i个触发器的输出比它前一位触发器的输出延迟一个T,因此异步计数器又被称为串行计数器。其工作速度较低。;二进制同步加计数器;时序图;2、二进制同步减计数器;总结：;3、二进制同步可逆计数器;各触发器的驱动方程：;计数器;8421码十进制加计数器的状态表和驱动表;2、化简各触发器的驱动方程;3、检查自启动能力;4、逻辑电路图;例题;6.5.2 集成计数器;74161功能表：;其中,关于进位输出端“RCO〞: ENP=0,ENT=1时，在QDQCQBQA保持不变的同时，RCO也保持不变； ENP=×,ENT=0时，在QDQCQBQA保持不变的同时，RCO=0； 计数：只有在RD=LD=ENP=ENT=1时，集成块处于同步计数状态;74LS161计数器仿真电路及波形图; 高速CMOS集成器件74LVC161、74HCT161的逻辑功能、外形和尺寸、引脚排列顺序与74161完全相同。;;;二进制可逆计数器74LS193仿真电路及波形图;双时钟十进制同步可逆计数器74LS193;十进制可逆计数器74LS192仿真电路及波形图;;;;;;;;;;;; 重要总结：〔无论计数器是加或减计数、上升沿或下降沿有效〕;例题3： 分别用74HCT161组成256进制的串行和并行计数器。 解： 集成计数器都是最大可实现16进制的加计数功能，两片同样的计数器刚好可以实现16×16=256进制的加计数要求。 通常多片集成计数器联级使用时，片间连接方式有： 并行进位：接同一个CP，低位片的进位端控制着高位片的使能； 串行进位：低位片的进位端接高位片的CP输入端； 由于要求的计数刚好能用完2片集成计数器的所有计数状态，所以无需采用跳过某几个状态的反响清零〔或反响置数〕法！ 清零出现的自然归 使用进位时注意：74161的进位RCO为计数到1111时出现为H，翻转为0000时变为L！;;;;;;;;;连线方法：;第7章 7.1;第6章 复习;;第6章 复习;;6. 同步时序电路和异步时序电路比较，其差异在于前者 。 A．有触发器 B．有统一的时钟脉冲控制 C． 有稳定状态 7.要使JK触发器的输出Q从0变成1，它的输入信号J K应为 。 A:00 B:10 C:01 8.以下触发器中，没有约束条件的是 。 A．边沿D触发器 B．根本RS触发器 C．同步RS触发器 9. 以下逻辑电路中为时序逻辑电路的是 。 A