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专业课程设计报告题目：利用VHDL实现（2,1,2）卷积码编码 姓名： 专业：通信工程 班级学号： 同组人： 指导教师： 南昌航空大学信息工程学院 2017年6月27日 专业课程设计任务书 专业 课程设计任务书 20丝一2017学年第2学期第17周一19周 题目利用VHDL实现（2,1,2）卷积码编码内容及要求设计一个（2,1,2）卷积码编码器。 在FPGA上用VHDL硬件描述语言实现上述编码器和译码器。 通在试验箱上过拨码开关输入信息序列，观察编码输出（即指示灯的亮灭）进度安排第17周：查阅资料，确定方案，完成原理图设计及仿真；第18周：领取元器件、仪器设备，制作、焊接电路，调试电路，完成系统的设计;第19周：检查设计结果、撰写课设报告。 学生姓名: 指导地点：E楼610室指导时间：第17?19周 指导地点：E楼610室 任务下达 2017年6月12日 任务完成 2017年6月30日 考核方式1.评阅切2.答辩口3.实际操作□4.其它口指导教师夏思满系（部）主任徐新河 指导教师 夏思满 系（部）主任 徐新河 摘要 在现代数字通信中，为降低数据传输的误码率，提高通信质量及其可靠性，常在通信中采用纠错编码技术。其中卷积码就是一种具有较强纠错能力的纠错码。由于Vitebrbi译码算法比较容易实现，卷积码得到了广泛应用。本课题简明地介绍了用EDA技术实现卷积码编码器的实现。 卷积码纠错性能常常优于分组码，是一种性能优越的信道编码。由于码字之间的相关性，其编码器要利用移位寄存器来存储状态。随着纠错编码理论研究的不断深入，卷积码的实际应用越来越广泛。卷积码作为通信系统中重要的编码方式，以其良好的编码性能，合理的译码方式，被广泛应用。本文在阐述卷积码编码器基本工作原理的基础上，给出了（2,1,2）卷积编码器的VHDL设计，在QuartusII环境下进行了波形功能仿真，并下载到EP1C6T144C8N芯片上进行验证，最终实现输入四位序列，编码输出八位通过指示灯显示。 关键词：卷积码QuartusIIEP1C6T144C8N 目录: TOC\o1-5\h\z摘要4目录:5 \o CurrentDocument 第一章系统设计要求6 \o CurrentDocument 1.1系统设计要求6 \o CurrentDocument 第二章系统组成与工作原理6 \o CurrentDocument 2.1系统组成6 \o CurrentDocument 2.2编码器设计原理6 \o CurrentDocument 2.2.1结构图法描述编码器72.2.2（2,1,2）卷积码的状态转移图8 \o CurrentDocument 第三章编码器设计方案与对比选择9 \o CurrentDocument 第四章VHDL语言实现及仿真调试10 \o CurrentDocument 4.1编码器电路设计104.2VHDL描述编码器11 \o CurrentDocument 4.2调试12 \o CurrentDocument 第五章FPGA编程下载15 \o CurrentDocument 第六章实验心得16 \o CurrentDocument 参考文献17 卬GA适配第一章系统设计要求1.1系统设计要求设计一个（2,1,2）卷积码编码器。 卬GA适配 在FPGA上用VHDL硬件描述语言实现上述编码器和译码器。 通在试验箱上过拨码开关输入信息序列，观察编码输出（即指示灯的亮灭）第二章系统组成与工作原理2.1系统组成 VHDL艾掳胃i2.2编码器设计原理 卷积码也是分组码，但它的监督码元不仅与本组的信息码（k位）有关，而且还与前面若干组（m组）的信息码元有关。用（n，k，m）表示。卷积编码的原理框： □2-1□□□□□□□ 卷积编码的编码约束长度定义为：串行输入比特通过编码其所需的移位次数，它表示编码过程中相互约束的分支码数，所以具有m级移位寄存器的编码器得约束长度为m十1，有时也说（m十1）n为卷积编码的编码约束长度。 与分组编码一样，卷积编码的编码效率也定义为R=k/n,与分组码具有固定码长n不同，卷积码没有，我们可通过周期性地截断来获得分组长度。为了达到清空编码移位寄存器数据bit的目的，需要在输入数据序列末尾附加若干0bit。由于附加的0不包含任何信息，因而，有效编码效率降至k/n以下，如果截断周期取值较大，则有效编码效率会逼近k/n。 2.2.1结构图法描述编码器 卷积码编码器主要由移位寄存器和模2加法器组成，（2,1,2）卷积码编码器结构图如下： □2-2-1□ZJZIIIIIIIIII2.2.2(2,1,2)卷积码的状态转移图 该状态图描述了编码器每输入一个信息元时，编码器各可能状态以及伴随状态的转移所产生的分支码字