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用VHDL语言实现拔河电路功能 实验四鉴于QuartusⅡ的硬件描绘语言的拔河电路设计 一、实验内容 鉴于前期原理图电子拔河电路，甲、乙双方分别按动己方按键，按键的次 数分别在双方的两个数码管上显示，当喊停止的时候，数码管数字较大的一方 获胜，连续比赛多局以定胜负。 二、实验工具 1、DE0开发板一个 2、Quartus216软件 3、VHDL语言 三、实验准备 1、学习VHDL语言，认识基本语法例则和基本语句。 2、明确所实现的电路所需要的器件，并且明确用VHDL实现该器件的基本逻 辑关系和基本语句。实验所需要的器件为百进制计数器、比较器和译码器。 3、明确VHDL实体的定义，明确实体的输入输出，并且明确实现该实体的基 本语法和基本步骤。 4、必须明确实体层次的观点，在低层次实体中，必须明确各个输入输出之 间的联系，以构造的方式建立高层次实体。 四、实验程序 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYtest4IS PORT(KEY1,KEY2,KEY3,CLOCK_IN:INSTD_LOGIC; HEX0,HEX1,HEX2,HEX3,HEX4,HEX5:OUTSTD_LOGIC_VECTOR(6DOWNTO0);com:OUTSTD_LOGIC_VECTOR(2DOWNTO0)); ENDtest4; --以下为百进制计数器设计实体-- LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYCOUNT_100IS PORT(clk,clr:INSTD_LOGIC; --date_in:INSTD_LOGIC_VECTOR(3DOWNTO0); lo_out,hi_out:OUTSTD_LOGIC_VECTOR(3DOWNTO0)); ENDCOUNT_100; ARCHITECTUREfwmOFCOUNT_100IS SIGNALhi_tmp,lo_tmp:STD_LOGIC_VECTOR(3DOWNTO0); --SIGNALload_cnt:STD_LOGIC_VECTOR(1DOWNTO0); BEGIN --load_cnt=loadhi_lo;  --  数据写入与置数位控制的并置 PROCESS(clk,clr) --hi_lo=1  时为高地点数，  hi_lo=0  时 为低地点数 --VARIABLEq_tmp:STD_LOGIC_VECTOR(3DOWNTO0); BEGIN IFclr=0THENhi_tmp=0000;lo_tmp=0000;--  异步清 零 ELSIFclkEVENTANDclk=1THEN --IFload_cnt=10THEN--低地点数 --IFdate_in=1010THENlo_tmp=1001; --ELSElo_tmp=date_in; --ENDIF; --ELSIFload_cnt=11THEN--高地点数 --IFdate_in=1010THENhi_tmp=1001; --ELSEhi_tmp=date_in; --ENDIF; --ELSIFload_cnt=01ORload_cnt=00THEN IFlo_tmp=1001THEN--低位等于9 IFhi_tmp/=1001THEN--如果高 位不等于  9 lo_tmp=0000;hi_tmp=hi_tmp+1;-- 那么高位加  1 ELSE hi_tmp=0000;lo_tmp=0000; --ELSElo_tmp=1001;  --  除 此之外，低位  9保持不变 ENDIF; ELSElo_tmp=lo_tmp+1;  --  如果低位 不是  9，那么低位加  1 ENDIF; --ENDIF; ENDIF; ENDPROCESS; lo_out=lo_tmp;-- hi_out=hi_tmp;-- ENDfwm;  低位信号赋值给低位输出端 高位信号赋值给高位输出端 以下为计算胜的局数的10进制计数器 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYCOUNT_10IS PORT(clk,clr:INSTD_LOGIC; COUNT_10_OUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0)); ENDCOUNT_10; ARCHITECTUREfwmOFCOUNT_10IS SIGNALCOUNT_10_TMP:S