复杂组合逻辑电路的设计.docxVIP

lr,en,c,q);十进制计数器源程序实验四复杂组合逻辑电路的设计 lr,en,c,q); 十进制计数器源程序 一、实验目的：本次试验利用Verilog硬件语言设计一个数字频率计电路，掌握采用顶层原理图设计复杂的数字逻辑电路的方法，熟悉原理图的仿真和信号的检测方法。 二、实验要求： 1、利用Verilog硬件语言，参考提供的源程序，设计一个带使能端、清零端输入和进位输出端的十进制计数器；2、利用Verilog硬件语言，参考提供的源程序，设计一个数字频率计控制电路，包含计数器使能信号输出、锁存信号输出和计数器清除信号输出；IV3、利用Verilog硬件语言，参考提供的源程序，设计一个四位二进制锁存器；进行连接，构4、利用原理图编辑方法，将以上设计好的电路成一个数字频率计电路。Vmodulecontlinputclk,clr,eoutputc,q〉regreg[3:0]q；always@(posedgeclrorposedgeclk)if(clr) 进行连接，构 q=0; elseif(en)if(q==9) beginq=0;c=1;endelsebeginq=q+1；c=0;endendmodule频率计信号控制源程序；modulet_cont(clk_1hz,en,set,clr);inputclk_1hz;outputen,set,clr;regen;wireset,clr;“代、regen_temp;?：,always@(posedgeclk_1hz)花一、、*=!en;always@(negedgeclk_1hz)礴en_temp=en;assignset=!enen_temp;assignclr=!(en|en_temp);endmodule四位锁存器源程序modulereg4(set,dain,daout);inputset;input[3:0]dain;output[3:0]daout;