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基于fpga的常用加法器的设计与比较 计算逻辑单元（alu）不仅可以执行算术操作，还可以执行逻辑操作。这是处理器芯片中的一个非常重要的组件。但是所有基本算术运算(加、减、乘、除)最终都可归结为加法运算,所以加法运算的实现显得尤为重要。对于多位加法操作来说,因为存在进位问题,使得某一位计算结果的得出与所有低于他的位都相关。为了减少进位传输所耗费的时间,提高计算速度,人们设计了多种类型的加法器, 提出了很多实现加法器的设计方法,如行波进位加法器、快速行波进位加法器、超前进位加法器等。以上提到的都是并行加法器,此外还有串行加法器,其具有占用资源少、设计灵活等优点。 1 通用喷枪设计方法的分析和比较 并行加法器中全加器的位数与操作数的位数相同,可同时对操作数的各位相加。影响运算速度的主要是传递进位信号的逻辑线路(进位链)。 1.1 cin加法器 N位行波进位加法器是将N个1位全加器串联进行2个N位数的相加,进位是采用串行进位的方法来实现的,即本级的Cout作为下一级的Cin参与下一位的加法运算。这种加法器结构简单,但速度较慢,从其逻辑表达式:Sumi=Ai⊕Bi⊕Ci,Ci+1=AiBi+Ci(Ai⊕Bi)可以看出,串行进位链的总延迟时间与字长成正比,字长越长,延迟时间就越长。假设每一级全加器的延迟时间为dt,则N位加法器的进位总延迟为Ndt。所以高性能设计中一般不用这种结构的加法器。