电平触发边沿触发的D触发器(VerilogHDL).pdf

实验报告

实验名称设计电平触发和边沿触发的D触发器实验时间2019年5月20日

姓名专业学号成绩

一、实验内容

用VerilogHDL分别设计电平触发和边沿触发的D触发器，并通过仿真波形说明。

二、程序及波形说明

（1）高电平触发

moduledff_1(cp,Q,D);

inputcp,D;

outputQ;

regQ;

always@(cp)

begin

if(cp==1)Q=D;

elseQ=Q;

end

endmodule

波形说明：

假设Q初始状态为零

蓝色线位置cp变为0，D不变，所以Q不变

橙色线位置cp变为1，D为0，所以Q为0

（2）低电平触发

moduledff_2(cp,Q,D);

inputcp,D;

outputQ;

regQ;

always@(cp)

begin

if(cp==0)Q=D;

elseQ=Q;

end

endmodule

波形说明：

假设Q初始状态为零

蓝色线位置cp变为0，D为1，所以Q变为1

橙色线位置cp变为0，D为1，所以Q变为1

（3）上升沿触发

moduledff_3(cp,Q,D);

inputcp,D;

outputQ;

regQ;

always@(posedgecp)

begin

Q=D;

end

endmodule

波形说明：

假设Q初始状态为零

蓝色线位置cp变为0，D不变，Q不变

橙色线位置cp变为1，D为0，所以Q也变为0

（4）下降沿触发

moduledff_1(cp,Q,D);

inputcp,D;

outputQ;

regQ;

always@(negedgecp)

begin

Q=D;

end

endmodule

波形说明：

假设Q初始状态为零

蓝色线位置cp变为0，下降沿，D为1，所以Q为1

橙色线位置cp变为0，下降沿，D为0，所以Q变为0