广工数字逻辑实验七.pdfVIP

__计算机__学院__软件工程__专业__班__组、学号__

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实验题目__第七次实验——基于Libero的数字逻辑设计仿真及验证实验__

1、熟悉SmartDesign工具的使用

2、组合逻辑电路综合实验的设计、仿真、程序烧录及验证

3、时序电路的设计、仿真、程序烧录及验证

实验报告

一、实验目的

1、了解基于Verilog的组合逻辑电路的设计及其验证。

2、熟悉利用EDA工具（特别是SmartDesign）进行设计及仿真的流程。

3、学习利用SmartDesign对全加器进行VerilogHDL设计的方法。

4、熟悉实验箱的使用和程序下载（烧录）及测试的方法。

二、实验环境

1、Libero仿真软件。

2、DIGILOGIC-2011数字逻辑及系统实验箱。

3、ActelProasic3A3P030FPGA核心板及FlashPro4烧录器。

三、实验内容

1、掌握Libero软件的使用方法。

2、参考教材中5.7.1中相应内容，使用半加器构造全加器，并完成相应的仿真实验。

3、提交相应的仿真结果并完成程序烧录及实验箱验证。

4、编码器扩展实验（利用SmartDesign来完成）

设计一个电路：当按下小于等于9的按键后，显示数码管显示数字，当按下大于9

的按键后，显示数码管不显示数字。若同时按下几个按键，优先级别的顺序是9到0。

本实验需要两个编码器74HC148、一个数码显示译码器74HC4511、一个共阴极8

段显示数码管LN3461Ax和一个数值比较器74HC85。

5、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC74、

74HC112、74HC161、74HC194相应的设计、综合及仿真。提交针对74HC74、74HC112、

74HC161、74HC194（任选一个）的综合结果，以及相应的仿真结果。

．．．．

四、实验结果和数据处理

（一）全加器

1、SmartDesign连线效果截图

1

2、模块及测试平台代码

//halfAdder.v

modulehalfAdder(A,B,Y,Cout);

inputA,B;

outputY,Cout;

assignY=A^B;

assignCout=AB;

endmodule

//fullAdder.v

modulefullAdder(Cin,A,B,Y,Cout);

inputCin;

inputA;

inputB;

outputY;

outputCout;

wirehalfAdder_0_Cout,halfAdder_1_Cout,halfAdder_1_Y,GND_net,

VCC_net;

OR2OR2_0(.A(halfAdder_1_Cout),.B(halfAdder_0_Cout),.Y(Cout));

VCCVCC(.Y(VCC_net));

halfAdderhalfAdder_0(.A(halfAdder_1_Y),.B(B),.Y(Y),.Cout(

halfAdder_0_Cout));

GNDGND(.Y(GND_net));

halfAdderhalfAdder_1(.A(Cin),.B(A),.Y(halfAdder_1_Y),.Cout(

halfAdder_1_Cout));

endmodule

//testbench.v

`timescale1ns/1ns

moduletestbench;

regA,B,Cin;

wireY,Cout;

addersu1(.DataA(A),.DataB(B),.Cin(Cin),.Y(Y),.Cout(C