2025年数字电路课程计数器设计与实践实验报告解析.docx

试验六计数器及其应用

一、试验目的

1．学习用集成触发器构成计数器的措施

2．掌握同步计数的逻辑功能、测试措施及功能扩展措施

3．掌握构成任意进制计数器的措施

二、试验设备和器件

1．+5V直流电源2．双踪示波器

3．持续脉冲源4．单次脉冲源

5．逻辑电平开关6．逻辑电平显示屏

7．译码显示屏

8．CC4013×2（74LS74）

CC40192×3（74LS192）

CC4011（74LS00）

CC4012（74LS20）

三、试验原理

计数器是一种用以实現计数功能的時序部件，它不仅可用来计脉冲数，还常用作数字系统的定期、分频和执行数字运算以及其他特定的逻辑功能。

计数器种类诸多。计数器计数時所经历的独立状态总数為计数器的模（M）。计数器按模可分為二进计数器（M=2n）、十进计数器（M=10n）和任意进制计数器（M≠2n、M≠10n）。

按计数脉冲输入方式不一样，可分為同步计数和异步计数。

按计数值增减趋势分為：加法计数器、减法计数器和可逆（加/减）计数器。

1．用D触发器构成异步二进制加/减计数器

图6-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成触发器，再由低位触发器的端和高一位的CP端相连接。

若将图6-1稍加改动，既将低位触发器的Q端与高一位的CP端相连接，既构成了一种4位二进制减法计数器。

2．中规模十进制计数器、十六进制计数器

（1）CC40192是同步十进制可逆计数器，具有双時钟输入，并具有清除和置数等功能。

当清除端CR為高电平“1”時，计数器直接清零；CR置低电平则执行其他功能。

当CR為低电平，置数端也為低电平時，数据直接从置数端D0、D1、D2、D3置入计数器。

当CR為低电平，為高电平時，执行计数功能。执行加计数時，减计数端CPD接高电平，计数脉冲由CPU输入；在计数脉冲上升沿进行8421码十进制加法计数。执行减计数時，加计数端CPU接高电平，计数脉冲由减计数端CPD输入，表6-2為8421码十进制加、减计数器的状态转换表。

表6-2加法计数

输入脉冲数

0

1

2

3

4

5

6

7

8

9

输出

Q3

0

0

0

0

0

0

0

0

1

1

Q2

0

0

0

0

1

1

1

1

0

0

Q1

0

0

1

1

0

0

1

1

0

0

Q0

0

1

0

1

0

1

0

1

0

1

减计数

（2）74LS161是常用的四位二进制可预置的同步加法计数器，他可以灵活的运用在多种数字电路，以及单片机系统种实現分频器等诸多重要的功能。它是具有异步清零、同步计数的十六进制计数器。

其引脚排列及逻辑符号如图6-3所示。

管脚符号阐明：电源正端Vcc，接+5V；异步置零（复位）端Rd；時钟脉冲CP；预置数控制端A、B、C、D；数据输出端QA、QB、QC、QD；进位输出端RCO：使能端EP，ET；预置端；

A、预置端复位法

预置端复位法是取前M个状态构成模為M的计数器。如图6-6所示為一种由74161构成的M為6的计数器。

预置任意数

采用预置的措施，可以预置任意的数D从而跳越N-M个状态得到模為M的计数器。

四、试验内容与环节

1．测试CC40192或74LS192同步十进制可逆计数器的逻辑功能

计数脉冲由单次脉冲源提供，清除端CR、置数端、数据输入端D3、D2、D1、D0分别接逻辑开关，输出端Q3、Q2、Q1、Q0接试验设备的一种译码显示输入对应插口A、B、C、D；和接逻辑电平显示插口。按表9-1逐项测试并判断该集成块的功能与否正常。

（1）清除

令CR=1，其他输入為任意态，这時Q3Q2Q1Q0=0000，译码数字显示為0。清除功能完毕后，置CR=0

（2）置数

CR=0，CPU，CPD任意，数据输入端输入任意一组二进制数，令=0，观测计数译码显示输出，予置功能与否完毕，此后置=1。

（3）加计数

CR=0，=CPD=1，CPU接单次脉冲源。清零后送入10个单次脉冲，观测译码数字显示与否按8421码十进制状态转换表进行；输出状态变化与否发生在CPU的上升沿。

（4）减计数

清除置数加计数减计数CR=0，=CPU=1，CPD

清除

置数

加计数

减计数

2．验证74LS161的逻辑功能。分别用预置端复位法及进位端预置法，构成MN的9进制计数器。

R’d=0R’d=1;LD’=0;CP=

R’d=0

R’d=1;LD’=0;CP=↑

R’d=1；LD’=1;ET=1；EP=1；CP=↑

R’d=1;LD’=1;ET=0

（