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DVS像素单元电路由一个增益提升对数放大器，一个源跟随器，一个电容反馈放大器其后
是比较器，以及一个4相位信号转换逻辑电路组成。很明显，这样的电路很复杂，以至于保
持相同对照灵敏度的情况下使像素单元尺寸往100um2以下发展受到了限制。这种约束可
以通过在LOGA和CFA之间重新分配增益以及改用BSICIS工艺加以解决。堆叠晶体管M
LOG1
使LOGA的增益提升了（1+n）倍，其中n代表亚阈值斜率因子，这样就可以通过减小C1/C2
的比例来减小像素单元尺寸，从而提升对比度。同时，在M的漏端引入共源共栅结构的M
N1N2
可以避免带宽的降低。另外，传统的ＤＶＳ像素单元会因为复位晶体管ＭＲＥＳＥＴ的衬底
电生周期性失效，带来了ＡＥＲ带宽的不必要消耗，可以通过将ＭＲＥＳＥＴ的衬底端
与源端相连并接到ＣＦＡ的输出端，这样就可以限制输出端的电压摆幅。所有的电流偏置都
通过１０ｂ可编程偏置产生器，预定义电流源使用３ｂ粗糙的ｔｕｒｎｉｎｇ，７ｂ精
确的ｔｕｒｎｉｎｇ可以调节运放反馈环电阻的压降得到宽的动态范围。所有偏置晶体
管工作在亚阈值区，通过７ｂｔｕｒｎｉｎｇ的精确调节使ＶＢＩＡＳ线性增长，ＩＢＩＡＳ随
ＶＢＩＡＳ的线性增长而指数上升。
图４.１.２是６４０＊４８０像素阵列的ＤＶＳ系统架构，一个列ＡＥＲ，一个行采样
电路（ＲＳＣ），一个１０ｂ可编程偏置产生器，和一个全综合组ＡＥＲ。当像素中有
产生时，列ＡＥＲ发送列请求信号（ＲｅｑＣｏｌ）和相应的列地址信号（ＡｄｄｒＸ）给
组ＡＥＲ，Ｇ－ＡＥＲ发送一个经过信号转换的确认信号（ＡｃｋＣｏｌ）和相应列的９６
０像素的数据信号（ＲｅｑＹ＿ＯＮ，ＲｅｑＹ＿ＯＦＦ）给ＲＳＣ，然后ＲｅｑＹ＿ＯＮ，
ＲｅｑＹ＿ＯＦＦ和ＡｃｋＣｏｌ被采样并反馈给Ｇ－ＡＥＲ采样结果ＯＮ，ＯＦＦ，有了
这个ＯＮ，ＯＦＦ数据，Ｇ－ＡＥＲ就产生一个１０ｂ的列地址信号（ＡｄｄｒＸ＿ＢＵＦ），
６ｂ组地址信号（ＡｄｄｒＹＧｒｐ），每８ｂＯＮ和ＯＦＦ（ＯＮＧｒｐ，ＯＦＦ
Ｇｒｐ），和３２ｂ时序信息（ＴｉｍｅＳｔａｍｐ）。
TheDVSpixelunitcircuitconsistsofagainboostlogarithmicamplifier,asourcefollower,a
capacitivefeedbackamplifierfollowedbyacomparator,anda4-phasesignalconversionlogic
circuit.Obviously,suchacircuitisverycomplex,whichlimitsthedevelopmentofpixelunitsize
below100um2whilemaintainingthesamecontrastsensitivity.Thisconstraintcanbeaddressed
byreallocatingthegainweenLOGAandCFAandswitchingtotheBSICISprocess.The
stackedtransistorMLOG1increasesthegainofLOGAby(1+n)times,wherenrepresentsthe
sub-thresholdslopefactor,sothatthepixelunitsizecanbereducedbyreducingtheratioofC/C,
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