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SAR模数转换器主要电路模块设计案例

目录

SAR模数转换器主要电路模块设计案例 1

1.1整体设计 1

1.2SARLOGIC设计 1

1.3DAC整体结构设计 4

1.4开关电容比较器设计 6

1.5系统时钟控制模块 9

1.1整体设计

本文设计的10位SARADC整体结构如图4-1所示，主要包括系统时钟模块、采样保持电路(二选一)、比较器、SARLOGIC(包含移位寄存器和数据寄存器)、10位电阻电容混合DAC结构。

drio时钟控制块

drio

时钟控制块

SARLOGIC

10位R-CDAC

数字码输出

二选一

VI

图4-1SARADC整体结构图

时钟控制模块提供整个系统的时钟频率，可以提供采样时钟和转换时钟以及对SARLOGIC提供初始化使能和时钟；二选一开关可以决定整个电路是处于采样状态还是转换状态；比较器用来比较模拟输入值VI和DAC输出电压VDAC的大小，并输出相应的逻辑电平；比较器的输出和SARLOGIC的时钟用来控制SARLOGIC的10位二进制码输出；SARLOGIC的10位二进制码输出将会决定10位R-C混合DAC的输出值。

1.2SARLOGIC设计

本文所设计的SARLOGIC整体结构如图4-2所示，它是由移位寄存器组和数据寄存器组构成，且二者的最基本单元都是带置位、复位端□且上升沿有效的D触发器。

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图4-2SARLOGIC内部结构图

1.2.1D触发器的设计

如图4-3所示，为带置位复位端□的D触发器内部电路图，它是构成移位寄存器和数据寄存器的最基本单元，CP1由外部提供，经过缓冲器产生一对反向的时钟信号CP、CPN。可知CDN为复位信号，无论D触发器输入什么,当CDN为逻辑低电平时，D触发器输出直接为0;当CDN为逻辑高电平，且SD为逻辑高电平时，D触发器输出直接被置1。当SD为逻辑低电平，CDN为逻辑高电平时，电路将正常工作，工作原理为，当CP上升沿到来时，D信号经过反相器变成DN传输至第二个三态传输门前，当CP为逻辑低电平时，第一个环路可以保存信号，第二个三态传输门导通，将DN在经过反相器输出至Q(Q=D):当CP为逻辑低电平时，第一个环路保持着上一个信号，当CP为逻辑高电平时，第二环路开始工作，保持上个时刻的信号。所以由工作原理可知，当CP为下降沿，Q=D;当CP为上升沿，Q保持上一个状态。所以对于整体D触发器，CP1为上升沿时，Q=D;CP1为下降沿，Q保持上一个状态。

图4-3D触发器内部电路

1.2.2移位寄存器的设计

图4-4为移位寄存器起始部分电路，除了最下面的D触发器SD为SD1,CDN为高电平VCC,其余所有的D触发器CDN均为RSTIN,SD均为逻辑低电平VSS。那么当SD1为高电平，RSTIN为低电平时，其中最底下的D触发器即为最高位，从下到上位数依次降低，则实现了对移位寄存器初始化操作，将其置为10000000000(11位)。初始化操作后，由D触发器工作原理，当CP1为1时，次高位直接将初始化的最高位输出1输出至Q,即次高位为0,同时最高位开始吸收它的D信号，即逻辑低电平VSS,即一次CP1上升沿时，移位寄存器输出01000000000;CP1为方波时，从高位到低位依次移，即实现了先初始化移位寄存器为10000000000,然后将最高位1依次移位，即实现10...00到010...00再到001...00最终00...0。

CP1

RSTIN

VSS!

VSS!

CP1

VCC!

SD1

CDN·

SD

CP1

CDN

SD

D·

CP1·

CDN·

SD

DFB

DFB

DFB

图4-4移位寄存器起始部分电路

1.2.3数据寄存器设计

由图4-5数据寄存器起始部分电路，所有D触发器的D信号均为比较器的输出COMP,最下面D触发器为最高位数据寄存器，它的CDN为逻辑高电平VCC1,SD为SD1。其余所有的D触发器CDN均为RSTIN,但是它们的SD与上一位D触发器的CP1相同，且均是由移位寄存器的Q提供。由图1.2可知，移位寄存器有11个D触发器，数据寄存器有10个D触发器，二者错开一位，

即移位寄存器的次高位的Q输出连接数据寄存器最高位的CP1和次高位的SD,依次类推。

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