第5章 双极型器件设计与性能.pptVIP

半导体器件原理南京大学第30页，共57页，星期日，2025年，2月5日半导体器件原理南京大学(2)最高振荡频率(3)园环振荡和门延迟对大信号数字和逻辑电路应用,截止频率和振荡频率并不是一合适的器件参数,这时一般使用门延迟作为电路中器件的特性参数.对一种电路的器件设计点与优化并不一定表示是另一电路的设计点.在高性能的逻辑应用中,一般采用发射结耦合逻辑或ECL电路.园环振荡电路可被用来测量逻辑门的开关速度(P/2n).第31页，共57页，星期日，2025年，2月5日半导体器件原理南京大学2.数字双极型(反相)电路Vin=Vref+(-)V/2第32页，共57页，星期日，2025年，2月5日半导体器件原理南京大学1)逻辑门的延迟部分第33页，共57页，星期日，2025年，2月5日半导体器件原理南京大学(1)基区输运时间延迟低电流下与IC无关,高电流下(基区扩展时)随IC增大而增加.在高性能数字电路设计中基区输运时间延迟是主要的延迟部分.(2)本征基区电阻延迟低电流下与IC无关,高电流下(基区扩展时),基区电阻减小,使之随IC增大而减小,一般该延迟很小.(3)寄生电阻(发射与集电极)延迟不依赖于工作电流,一般很小.第34页，共57页，星期日，2025年，2月5日半导体器件原理南京大学(4)负载电阻延迟 RL=ΔV/IS随开关电流而减小,ECL电路一般设计工作在较大电流下,以减小负载电阻(电容)延迟.(5)扩散电容延迟 CDE?2IS?F/ΔV小电流下,?F不依赖于工作电流,该延迟与电流成正比大电流下,基区扩展效应变得显著,?F随工作电流增大,扩散电容延迟与IS?F成正比.第35页，共57页，星期日，2025年，2月5日半导体器件原理南京大学延迟分成两部分:与本征器件参数有关的延迟:依赖于器件的结构参数.与器件电路非本征参数有关的延迟:与其物理结构和制备过程有关.物理结构包含物理版图,对相同的本征器件参数,器件特性将依赖于布置与安排.(a)具有较小的基极-集电极面积,从而具有较小的非本征结电容.基区电流只能沿一个方向流动.基区电阻较大(b)具有较大的基极-集电极面积,从而具有较大的非本征结电容.基区电流可沿两个方向流动.基区电阻仅为(a)的1/4.2)数字电路的器件结构和版图输出第36页，共57页，星期日，2025年，2月5日半导体器件原理南京大学对低功率器件,基区电阻的减小不足以补偿集电极电容的增加,使电路速度变慢.对大功率器件,基区电阻的减小足以补偿集电极电容的增加,使电路速度变快.第37页，共57页，星期日，2025年，2月5日半导体器件原理南京大学3.数字电路中双极型器件的优化由于双极型器件的仔细设计与集电极电流密切关联,延迟对电流或功耗的依赖关系必须转变为对集电流的依赖关系.1)数字电路的设计要点(1)ECL电路中的所有器件中流过同样的电流密度.(2)ECL电路中具有较小的逻辑电压变化值(驱动芯片上的电路:400mV;驱动芯片外的电路:800mV)(3)ECL电路中逻辑电压变化值远小于CMOS器件中的情形(与其工作电压相当,即使对0.1um的器件,电源电压为1.2V).这使双极型电路在驱动大的负载电容时具有较大的速度优势.第38页，共57页，星期日，2025年，2月5日半导体器件原理南京大学A:功率*延迟优化;B:延迟(功率不太大);C:大的延迟第39页，共57页，星期日，2025年，2月5日半导体器件原理南京大学2)基区展宽效应明显时的器件优化减小基区展宽,提高器件速度(特别是在负载电阻较大时).(1)增加集电区掺杂(2)减小集电区厚度(3)增大发射结面积以减小集电结电流密度(4)减小基区展宽会导致器件电容的增加,从而增大负载电阻的延迟时间.(5)如果基区展宽较显著,门延迟对本征基区的厚度的依赖不再灵敏.(6)如果基区展宽较显著并具有较大的负载电容,减小器件电容并不能改进器件速度,除非首先减小基区展宽效应.第40页，共57页，星期日，2025年，2月5日第1页，共57页，星期日，2025年，2月5日半导体器件原理南京大学第2页，共57页，星期日，2025年，2月5日半导体器件原理南京大学调节基区电流而改变发射结的工艺过程均会影响其它器件参数。一般固定发射结工艺，通过独立改变基区和集电区的设计来改进器件和电路参数，不影响基区电流。发