CN114636919B Pcie差分信号链路的多梯度衰减测试系统、方法和电子设备 （上海季丰电子股份有限公司）.docxVIP

(19)国家知识产权局

(12)发明专利

(10)授权公告号CN114636919B(45)授权公告日2025.07.04

(21)申请号202210295130.7

(22)申请日2022.03.23

(65)同一申请的已公布的文献号申请公布号CN114636919A

(43)申请公布日2022.06.17

(56)对比文件

CN109917217A,2019.06.21CN111245530A,2020.06.05审查员王倪颖

(73)专利权人上海季丰电子股份有限公司

地址201100上海市闵行区友东路258-288

号2幢101室

(72)发明人海淼倪卫华郑朝晖

(74)专利代理机构北京超凡宏宇知识产权代理有限公司11463

专利代理师张萍

(51)Int.CI.

G01R31/28(2006.01)

权利要求书2页说明书10页附图3页

(54)发明名称

PCIE差分信号链路的多梯度衰减测试系统、方法和电子设备

(57)摘要

CN114636919B本发明提供了一种PCIE差分信号链路的多梯度衰减测试系统、方法和电子设备，涉及芯片测试的技术领域，包括上位机、测试母板和多个衰减子板；本发明提供的PCIE差分信号链路的多梯度衰减测试系统，通过母板和子板相结合的方式可搭建出多通道和多梯度的衰减链路，测试母板引出待测PCIE控制芯片的差分信号线，并把衰减回路的设计转移到衰减子板中，通过更换子板插槽上插接的衰减子板实现不同衰减梯度的切换。与使用芯片测试专板完成PCIE差分信号链路的多梯度衰减设计相比，本发明提供的测试系统能够有效地降低PCB设计难度，缩短了芯片测试

CN114636919B

500

待测PCIE控制芯片

400

测试母板200上位机100—

测试母板200

衰减子板

衰减子板

300

CN114636919B权利要求书1/2页

2

1.一种PCIE差分信号链路的多梯度衰减测试系统，其特征在于，包括：上位机、测试母板和多个衰减子板；其中，所述测试母板上设置有待测PCIE控制芯片和子板插槽，每个所述衰减子板可活动插接于所述子板插槽上；每个所述衰减子板用于提供一种预设插入损耗；通过更换子板插槽上插接的衰减子板实现不同衰减梯度的切换；

所述上位机与所述待测PCIE控制芯片相连接；所述待测PCIE控制芯片的差分发送端与所述子板插槽的差分接收端一一对应连接；每个所述衰减子板的测试输入端与所述子板插槽的差分接收端一一对应；

所述待测PCIE控制芯片的差分接收端与所述子板插槽的差分发送端一一对应连接；每个所述衰减子板的测试输出端与所述子板插槽的差分发送端一一对应；

所述上位机用于发送测试指令至所述待测PCIE控制芯片，以使所述待测PCIE控制芯片进入测试模式；

所述待测PCIE控制芯片用于在所述测试模式下通过自身差分发送端输出第一测试信号，以及接收自身差分接收端返回的第二测试信号，并将所述第二测试信号的交流参数的识别信息发送至所述上位机；其中，所述第二测试信号为所述第一测试信号经过当前插接于子板插槽内的目标衰减子板之后的返回信号；

所述上位机用于基于所述交流参数的识别信息确定所述待测PCIE控制芯片在目标插入损耗下的性能指标；其中，所述目标插入损耗为目标衰减子板所提供的插入损耗。

2.根据权利要求1所述的多梯度衰减测试系统，其特征在于，所述衰减子板包括：N+1条衰减链路；所述N+1条衰减链路包括：一条校准链路和N条测试链路；

所述校准链路的输入端与所述子板插槽的校准输入端相连接，所述校准链路的输出端与所述子板插槽的校准输出端相连接；

每条所述测试链路的输入端与所述衰减子板的测试输入端对应连接，每条所述测试链路的输出端与所述衰减子板的测试输出端对应连接。

3.根据权利要求2所述的多梯度衰减测试系统，其特征在于，每条所述衰减链路包括：第一级衰减器和第二级衰减器；

所述第一级衰减器的输入端与所述衰减链路的输入端相连接，所述第一级衰减器的输出端与所述第二级衰减器的输入端相连接，所述第二级衰减器的输出端与所述衰减链路的输出端相连接。

4.根据权利要求3所述的多梯度衰减测试系统，其特征在于，所述第一级衰减器包括：第一π型衰减器或第一T型衰减器；所述第二级衰减器包括：第二π型衰减器或第二T型衰减

器。

5.根据权利要求3所述的多梯度衰减测