CN110277396B 一种3d nand存储单元模组、存储器以及制作方法 （英特尔半导体(大连)有限公司）.docxVIP

(19)中华人民共和国国家知识产权局

(12)发明专利

(45)授权

(10)授权公告号CN110277396B公告日2020.10.27

(21)申请号201910560500.3

(22)申请日2019.06.26

(65)同一申请的已公布的文献号申请公布号CN110277396A

(43)申请公布日2019.09.24

(73)专利权人英特尔半导体(大连)有限公司地址116000辽宁省大连市经济技术开发

区淮河东路

专利权人英特尔公司

H01L27/11551(2017.01)

H01L27/1157(2017.01)

H01L27/11578(2017.01)

(56)对比文件

US2019341392A1,2019.11.07CN102655122A,2012.09.05

CN109524410A,2019.03.26

审查员梁静静

(72)发明人焦圣杰

(74)专利代理机构北京永新同创知识产权代理有限公司11376

代理人张殿慧刘健

(51)Int.CI.

HO1L27/11529(2017.01)权利要求书1页说明书6页附图6页

(54)发明名称

一种3DNAND存储单元模组、存储器以及制

作方法

(57)摘要

CN110277396B提供一种3DNAND存储单元模组。该存储单元模组包括：堆叠结构，所述堆叠结构包括交错布置的绝缘材料层与导电材料层；沟道层，所述沟道层沿着垂直于所述堆叠结构的方向延伸贯穿所述绝缘材料层和所述导电材料层；以及半导体插塞，所述半导体插塞位于所述沟道层的端部，所述半导体插塞包括与所述沟道层相接触的

CN110277396B

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CN110277396B权利要求书1/1页

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1.一种3DNAND存储单元模组，其特征在于，包括：

堆叠结构，所述堆叠结构包括交错布置的绝缘材料层与导电材料层；

沟道层，所述沟道层沿着垂直于所述堆叠结构的方向延伸贯穿所述绝缘材料层和所述导电材料层；以及

半导体插塞，所述半导体插塞位于所述沟道层的端部，所述半导体插塞包括与所述沟道层相接触的导电加强结构，用于提高所述沟道层的电子迁移率，其中，所述导电加强结构所使用的材料的原子大小小于所述沟道层所使用的材料的原子大小。

2.根据权利要求1所述的3DNAND存储单元模组，其中，所述导电加强结构在垂直于所述堆叠结构且平行于所述沟道层的方向上的高度小于所述半导体插塞在所述方向上的高度。

3.根据权利要求2所述的3DNAND存储单元模组，其中，所述导电加强结构是通过离子植入的方式在所述半导体插塞中形成的。

4.根据权利要求1所述的3DNAND存储单元模组，其中，所述导电加强结构所使用的材料是碳。

5.根据权利要求1所述的3DNAND存储单元模组，其中，所述沟道层是N类型沟道。

6.根据权利要求1所述的3DNAND存储单元模组，其中，所述沟道层是中空且带有掺杂的沟道。

7.一种3DNAND存储器，其特征在于，包括在垂直于堆叠结构且平行于沟道层的方向上叠加的多个如权利要求1-6所述的3DNAND存储单元模组，其中，相邻的存储单元模组中的沟道层是经由所述半导体插塞来连通的。

8.一种制作3DNAND存储单元模组的方法，其特征在于，包括：

形成堆叠结构，所述堆叠结构包括交错布置的绝缘材料层与导电材料层；

在垂直于所述堆叠结构的方向上延伸贯穿所述绝缘材料层和所述导电材料层来形成沟道层；

在所述沟道层的端部形成半导体插塞；以及

在所述半导体插塞中形成与所述沟道层相接触的导电加强结构，用于提高所述沟道层的电子迁移率。

9.根据权利要求8所述的方法，其中，所述导电加强结构所使用的材料的原子大小小于所述沟道层所使用的材料的原子大小。

10.根据权利要求8或9所述的方法，其中，所述导电加强结构在垂直于所述堆叠结构且平行于所述沟道层的方向上的高度小于所述半导体插塞在所述方向上的高度。

11.根据权利要求10所述的方法，其中，所述导电加强结构是通过离子植入的方式在所述半导体插塞中形成的。

12.根据权利要求9所述的方法，其中，所述导电加强结构所使用的材料是碳。

13.根据权利要求8或9所述的方法，其中，所述沟道层是N类型沟道。

14.根据权利要求8或9所述的方法，其中，所述沟道层是中空且带有掺杂