原创力文档摘要
摘要
随着集成电路制造工艺逼近物理极限，芯片设计的规模与复杂度呈指数级增
长。在超大规模集成电路物理设计流程中，布局作为承接逻辑综合与布线的核心
环节，直接决定了芯片的时序收敛性、布线可通性及最终的性能、功耗、面积指
标。大规模混合尺寸电路中宏单元的布局优化面临着搜索空间巨大、约束复杂且
非凸、以及宏单元与标准单元相互干扰等严峻挑战。传统解析式布局算法在处理
宏单元离散位置约束时往往依赖启发式规则，难以兼顾线长最小化与布线拥
摘要
摘要
随着集成电路制造工艺逼近物理极限，芯片设计的规模与复杂度呈指数级增
长。在超大规模集成电路物理设计流程中，布局作为承接逻辑综合与布线的核心
环节，直接决定了芯片的时序收敛性、布线可通性及最终的性能、功耗、面积指
标。大规模混合尺寸电路中宏单元的布局优化面临着搜索空间巨大、约束复杂且
非凸、以及宏单元与标准单元相互干扰等严峻挑战。传统解析式布局算法在处理
宏单元离散位置约束时往往依赖启发式规则，难以兼顾线长最小化与布线拥
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