《VerilogHDL负责数字电路设计（AI助学版）》课件 8 - 1 结构化过程语句.pptxVIP

8.1结构化过程语句两种结构化的过程语句：initial语句always语句每个initial语句和always语句代表一个独立的执行过程每个语句执行过程从仿真时间0开始执行两种语句不能嵌套使用

8.1.1initial语句所有在initial语句内的语句构成一个initial块如果块内语句由多条语句构成，用beginend组成一个块如果块内语句由一条语句构成，省略beginend关键字initial块内语句顺序执行每个initial块从仿真时间0开始执行，并发执行每个initial块在整个仿真过程只执行一次

modulestimulus;regx,y,a,b,m;initialm=1‘b0;initialbegin#5a=1‘b1;#25b=1b0;endinitialbegin#10x=1b0;#25y=1b1;endinitial#50$finish;endmoduleinitial语句举例画出波形

modulestimulus;regx,y,a,b,m;initialm=1‘b0;initialbegin#5a=1‘b1;#25b=1b0;endinitial