《VerilogHDL负责数字电路设计（AI助学版）》课件 12 - 3 AI设计时序逻辑电路.pptxVIP

提问：请进行D触发器建模，时钟正沿触发，高电平异步复位，且有NQ输出端的D触发器；并给出仿真代码。12.3AI设计时序逻辑电路moduled_ff(inputwireclk,//时钟信号，正沿触发inputwirereset,//异步复位信号，高电平有效inputwired,//数据输入outputregq,//正常输出outputregnq//反相输出);

提问：请进行D触发器建模，时钟正沿触发，高电平异步复位，且有NQ输出端的D触发器；并给出仿真代码。always@(posedgeclkorposedgereset)beginif(reset)beginq=1b0;nq=1b1;endelsebeginq=d;nq=~d;endendendmodule

仿真代码moduletb_d_ff;regclk;regreset;regd;wireq;wirenq;//实例化D触发器d