《VerilogHDL负责数字电路设计（AI助学版）》课件 7 - 2 锁存器.pptxVIP

GDQxx变00不变锁存器

moduleLATCH1(D,G,Q);inputD,G;outputQ;LATCHLATCHzz(D,G,Q);endmodule调用

1.一位锁存器moduleLATCH(D,G,Q);inputD,G;outputQ;regQ;always@(DorG)beginif(G)Q=D;endendmodule?这里的“=”是赋值符，表示进行的阻塞赋值，这一点与D触发器的描述不同没有使用posedge，negedge关键词

2.多位锁存器moduleLATCH(D,G,Q);input[7:0]D;inputG;output[7:0]Q;reg[7:0]Q;always@(DorG)beginif(G)Q=D;endendmodule多个锁存器的建模在数字电路中经常使用，复用的地址数据线经常是多位与一位锁存器的描述比较，只是把D和Q两个信号变成8位的向量信号