《VerilogHDL负责数字电路设计（AI助学版）》课件 7 - 5 RTL级设计建模.pptxVIP

7.2RTL级设计建模同步时序逻辑是数字逻辑系统采用一个时钟或源于同一个时钟的不同频率时钟驱动的逻辑电路。?由于不同频率时钟是源于同一个时钟，因此，时钟之间有固定的相位关系，最简单的时钟选择处理方式就是采用一个时钟进行电路设计在电路设计中，采用一个时钟，不进行时钟分频，而是选用使能的方式进行分频部分电路的处理。时序电路一般采用RTL级描述，电路的结构清晰，易于理解

COM1、COM2、COM3、…、COMn-1和COMn为各种组合逻辑电路DFF1、DFF2、…、DFFn-1和DFFn分别代表D触发器组CHANNEL是每个组合逻辑电路输出到除了自己之外的其它组合逻辑模块的连线。每个组合逻辑电路输出不能反回自己如果有信号从组合电路输出，又反馈回来就形成组合环。组合环电路使电路工作在不可知状态，在数字电路设计中不允许或杜绝有组合环关键路径是前一个时刻D触发器DFF组数据输出到下一时可D触发器DFF组输入信号中延时最长的路径。把关键路径的延时与时钟周期的比较，延时大于时钟周期，电路就不能正确工作延时最长的关键路径决定系统的最高时钟频率

信号位宽I/O描述clk1I时钟信号，占空比为50%的方波reset1I异步复位信号，高电平有效count4O在reset信号为低电平的情况下，对输入时钟的上升沿进行计数。完成4位十六进制数0、1、2、3、4、5、6、…、E、F的循环计数。时钟clk的上升