《VerilogHDL负责数字电路设计（AI助学版）》课件 12 - 2 AI设计组合逻辑电路.pptxVIP

提问：请用assign和always语句，分别设计反相器，并给出仿真代码。;提问：请用assign和always语句，分别设计反相器，并给出仿真代码。;提问：请用assign和always语句，分别设计2-4译码器电路，并给出仿真代码。2-4译码器电路的数据流建模用到条件操作符“？:”和等价操作符“==”。;（2）用always语句设计2-4译码器

moduledecoder_2to4_always(

input[1:0]sel,//2位选择信号，用于选择4个输出中的一个

outputreg[3:0]out//4位输出信号，对应4个译码结果

);

always@(*)begin//只要sel信号发生变化，就执行always块内的语句

case(sel)

2b00:out=4b0001;//当sel为00时，选择第一个输出

2b01:out=4b0010;//当sel为01时，选择第二个输出

2b10:out=4b0100;//当sel为10时，选择第三个输出

2b11:out=4b1000;//当sel为11时，选择第四个输出

default:out=4b