《VerilogHDL负责数字电路设计（AI助学版）》课件 7 - 3 RAM模块.pptxVIP

7.1.3RAM模块RAM分为单口RAM、双口RAM、多口RAM这里只给出单口RAM和双口RAM的建模方法RAM模块属于时序逻辑器件，在时钟的驱动下工作，RAM没有异步复位端，不能上电复位

1.单口RAM以RAM深度为64（26），地址线的位宽为6，数据宽度位为8为例，说明单口RAM模块的门级调用方法单口RAM只有一组地址线、一个时钟线和一个使能信号，读写共用，因此不可以同时进行读写

单口RAM信号位宽I/O描述clk1I时钟信号W_R1I读/写使能信号，高为写使能，低为读使能，clk的上升沿接收数据addr6I读/写地址，clk的上升沿接收数据dataIn8I写入数据，clk的上升沿接收数据dataOut8O读出数据，clk的上升沿更新

单口RAM模块写入RAM时，信号W_R为高电平；从RAM中读出数据时，信号W_R为低电平写入时，使能信号W_R、地址信号addr和需要写入的数据信号dataIn与时钟clk上升沿之间的建立和保持时间为半个时钟周期读出时，使能信号W_R和地址信号addr与时钟clk上升沿之间建立和保持时间为半个时钟周期。从RAM中读出的数据dataOut有tt时间延时，这只是一个概念，说明读出数据需要延时，具体延时多少，参见具体厂家给出的数据手册输入信号使能信号W_R、地址信号addr，需要写入的数据信号dataIn以及时钟信号clk由电路设计人员设计给出。它们