《VerilogHDL负责数字电路设计（AI助学版）》课件 4 - 2 组合逻辑逻辑电路建模.pptxVIP

由基本逻辑器件可以进一步构成：加法器选择器比较器译码器以及更为复杂的组合逻辑电路4.2组合逻辑逻辑电路建模

4.2.1四位全加器

信号名位宽类型描述a4输入四位加数b4输入四位加数c_in1输入低位进位输入sum4输出相加的和c_out1输出进位输出

两个四位数a[3:0]和b[3:0]和一位进位数c_in的加法计算

一位全加器abc_insumc_out0000000110010100110110010101011100111111

一位全加器的VerilogHDL门级描述modulefulladd(sum,c_out,a,b,c_in);outputsum,c_out;inputa,b,c_in;wires1,c1,s2;xor(s1,a,b);and(c1,a,b);xor(sum,s1,c_in);and(s2,s1,c_in);xor(c_out,s2,c1);endmodule

一位全加器的激励模块BAC_INSUMC_OUT0000010010010101100100110101010110111111modulestimulus;regA,B;regC_IN;wireSUM;wireC_OUT;fulladdFA1(SUM,C_OUT,